KR100357191B1 - ESD protection circuit using metal coupling capacitor - Google Patents
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Abstract
본 발명은 메탈 커플링 커패시터를 이용하여 SED 대전시에 내부 회로를 안정적으로 보호할 수 있도록한 것으로, 제 1 트랜지스터(TR1)의 소오스/드레인으로 사용되는 제 1,2 n+ 불순물 영역;상기 제 1 n+ 불순물 영역의 일측에 분리 구성되어 제 1 n+ 불순물 영역(54)과 공통으로 접지 단자(Vss)에 연결되는 제 1 p+ 불순물 영역, 상기 제 1 n형 웰 영역내에 구성되어 패드(PAD)에 연결되는 제 2 p+ 불순물 영역;상기 제 1 n형 웰 영역내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 3 n+ 불순물 영역, 상기 제 1,2 n형 웰 영역의 사이에 분리 구성되어 패드(PAD)에 연결되는 제 4 n+ 불순물 영역;상기 제 2 n형 웰 영역내에 각각 분리 구성되어 제 2 트랜지스터(TR2)의 소오스/드레인으로 사용되는 제 3,4 p+ 불순물 영역;상기 제 2 n형 웰 영역내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 5 n+ 불순물 영역을 포함하고, 각각의 제 1,2 트랜지스터의 게이트에 연결되어 저항(R1)(R2)으로 사용되는 제 1 금속 라인들과, 상기 제 1 금속 라인을 한쪽 전극으로 하고 패드에 연결되는 또 다른 제 2 금속 라인을 다른쪽 전극으로 하여 커패시터(C1)(C2)를 구성한다.The present invention can stably protect an internal circuit during SED charging by using a metal coupling capacitor, and includes first and second n + impurity regions used as a source / drain of the first transistor TR1, A first p + impurity region formed on one side of the impurity region and connected to the ground terminal Vss in common with the first n + impurity region 54, a first p + impurity region formed in the first n type well region and connected to the pad PAD A third n + impurity region formed in the first n-type well region and connected to the power supply voltage terminal (Vdd), a second n + impurity region formed in the first n-type well region, A third n + impurity region connected to the first n-type well region, a fourth n + impurity region connected to the second n-type well region, and a third and fourth p + impurity regions used as a source / drain of the second transistor TR2, Connected to the power supply voltage terminal (Vdd) 5 is a first n + region, and containing impurities, is connected to the gates of the transistors of the first and second resistors (R 1) (R 2) and the first metal line is used as the first metal line by one of the electrodes And another second metal line connected to the pad is used as the other electrode to constitute a capacitor C 1 (C 2 ).
Description
본 발명은 반도체 소자의 ESD(Electro-Static Discharge) 보호 회로에 관한 것으로, 특히 메탈 커플링 커패시터를 이용하여 SED 대전시에 트리거링 전압을 감소시켜 내부 회로를 안정적으로 보호할 수 있도록한 메탈 커플링 커패시터를 이용한 이에스디 보호 회로에 관한 것이다.The present invention relates to an ESD (Electro-Static Discharge) protection circuit for a semiconductor device, and more particularly, to a metal-coupling capacitor capable of stably protecting an internal circuit by reducing a triggering voltage during SED charging using a metal- And more particularly,
일반적으로 ESD 보호회로는 집적회로의 패드 영역 근처에 형성된다. ESD 보호회로는 유해한 전압/전류가 집적회로에 손상을 입히기 전에 ESD를 분산시킨다.Generally, an ESD protection circuit is formed near the pad region of the integrated circuit. The ESD protection circuit dissipates the ESD before the harmful voltage / current damages the integrated circuit.
이와 같은 ESD 보호회로의 문제점은 보호 메커니즘이 모든 동작조건에서 신뢰할 수 있는 것은아니라는 점이다.A problem with such an ESD protection circuit is that the protection mechanism is not reliable under all operating conditions.
ESD 회로를 개발하는 데에 있어서, I/O 회로에서(ESD로 인한) 장치의 파괴 메커니즘 및 ESD 보호회로가 인에이블되는 지점을 고려하여야 한다.In developing an ESD circuit, consideration must be given to the breakdown mechanism of the device (due to ESD) and the point at which the ESD protection circuit is enabled in the I / O circuit.
ESD 보호회로를 설계하는 데에 있어서 고려해야할 다른 요인은 패드 근방에서 보호회로가 차지하는 영역이다.Another factor to consider when designing an ESD protection circuit is the area occupied by the protection circuit near the pad.
이하, 첨부된 도면을 참고하여 종래 기술의 ESD 보호 회로에 관하여 설명하면 다음과 같다.Hereinafter, a conventional ESD protection circuit will be described with reference to the accompanying drawings.
도 1은 종래 기술의 LVT SCR 회로의 구성도이고, 도 2는 ESD 대전시의 등가회로도이다. 그리고 도 3a와 도 3b는 종래 기술의 LVT SCR 회로의 C1또는 C2커패시터의 단면 및 평면 구성도이다.Fig. 1 is a configuration diagram of a conventional LVT SCR circuit, and Fig. 2 is an equivalent circuit diagram of ESD charging. 3A and 3B are cross-sectional and planar views of a C 1 or C 2 capacitor of a conventional LVT SCR circuit.
도 1은 종래 기술의 ESD 보호 회로인 LVT SCR(Low Voltage Triggering Silicon Controlled Rectifier)의 회로 구성을 나타낸 것이다.1 shows a circuit configuration of an LVT SCR (Low Voltage Triggering Silicon Controlled Rectifier) which is an ESD protection circuit of the prior art.
LVT SCR을 구성하는데 있어서 ESD 대전시에 트리거링 전압을 낮추기 위하여 게이트 모듈레이티드(Gate Modulated) LVT SCR을 적용한 것이다.To construct the LVT SCR, Gate Modulated LVT SCR is applied to lower the triggering voltage during ESD charging.
그 구성은 반도체 기판(1)에 서로 분리되는 제 1,2 n형 웰 영역(2)(3)과, 상기 반도체 기판(1)에 각각 분리되어 제 1 트랜지스터(TR1)의 소오스/드레인으로 사용되는 제 1,2 n+ 불순물 영역(4)(5)과, 상기 제 1 n+ 불순물 영역(4)의 일측에 분리 구성되어 제 1 n+ 불순물 영역(4)과 공통으로 접지 단자에 연결되는 제 1 p+ 불순물 영역(6)과, 상기 제 1 n형 웰 영역(2)내에 구성되어 패드(PAD)에 연결되는 제 2 p+ 불순물 영역(7)과, 상기 제 1 n형 웰 영역(2)내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 3 n+ 불순물 영역(8)과, 상기 제 1,2 n형 웰 영역(2)(3)의 사이에 분리 구성되어 패드(PAD)에 연결되는 제 4 n+ 불순물 영역(9)과, 상기 제 2 n형 웰 영역(3)내에 각각 분리 구성되어 제 2 트랜지스터(TR2)의 소오스/드레인으로 사용되는 제 3,4 p+ 불순물 영역(10)(11)과, 상기 제 2 n형 웰 영역(3)내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 5 n+ 불순물 영역(12)을 포함하여 구성된다.The structure includes first and second n-type well regions 2 and 3 which are separated from each other on a semiconductor substrate 1 and source and drain regions of the first transistor TR1 And a first n + impurity region 4 connected to the ground terminal in common with the first n + impurity region 4 and formed on one side of the first n + impurity region 4, A second p + impurity region (7) formed in the first n-type well region (2) and connected to the pad (PAD), and an impurity region A third n + impurity region 8 connected to the power supply voltage terminal Vdd and a fourth n + impurity region 8 separated from the first and second n-type well regions 2 and 3 and connected to the pad PAD, A third and fourth p + impurity regions 10 and 11 used as sources and drains of the second transistor TR2 separately formed in the second n-type well region 3, The second n-type well region (3) It is configured to is configured to include the first 5 n + impurity region 12 is connected to the power supply voltage terminal (Vdd).
여기서, 제 1 트랜지스터(TR1)의 게이트 전극과 접지 단자 사이에는저항(R1)이 구성되고, 한쪽 전극이 패드에 연결된 커패시터(C1)가 제 1 트랜지스터(TR1)의 게이트 전극과 저항(R1)에 공통으로 연결된다.A resistor R 1 is formed between the gate electrode of the first transistor TR 1 and the ground terminal and a capacitor C 1 having one electrode connected to the pad is connected to the gate electrode of the first transistor TR 1 and the resistor R 1 ).
그리고 제 2 트랜지스터(TR2)의 게이트 전극과 전원 전압 단자 사이에는 저항(R2)이 구성되고, 한쪽 전극이 패드에 연결된 커패시터(C2)가 제 2 트랜지스터(TR2)의 게이트 전극과 저항(R2)에 공통으로 연결된다.A resistor R 2 is formed between the gate electrode of the second transistor TR 2 and the power supply voltage terminal and a capacitor C 2 having one electrode connected to the pad is connected to the gate electrode of the second transistor TR 2 and the resistor R 2 ).
종래 기술에서는 이와 같은 게이트 모듈레이티드 LVT SCR을 형성하기 위하여 C1및 C2를 패드(PAD) 하측의 폴리층과 패드간의 커패시터를 형성하여 구성한다.In the prior art, in order to form the gate modulated LVT SCR, C 1 and C 2 are formed by forming a capacitor between the poly layer and the pad on the lower side of the pad (PAD).
그리고 저항(R1)(R2)를 형성하기 위하여 폴리층,웰 영역,액티브 레지스터를 사용하거나 트랜지스터 레지스터를 사용한다.Then, a poly layer, a well region, an active resistor or a transistor resistor is used to form a resistor R 1 (R 2 ).
이와 같은 게이트 모듈레이티드의 메카니즘을 도 2를 참고하여 설명하면 다음과 같다.The mechanism of such a gate modulated structure will be described with reference to FIG.
ESD의 대전시에 AC 신호처럼 ESD 신호가 패드단에 대전되면 저항(R1)과 커패시터(C1) 사이의 커플링에 의해 제 1 트랜지스터(TR1)의 게이트에 순간적인 전압이 인가되고 이 결과 제 1 트랜지스터(TR1)의 스냅 백 모드(snap back mode)로 인하여 p+/n-well/p-well/n+의 SCR이 동작하게 되어 ESD 신호를 배출하게 된다.When an ESD signal is charged to the pad terminal like an AC signal during the ESD charging, an instantaneous voltage is applied to the gate of the first transistor TR 1 by coupling between the resistor R 1 and the capacitor C 1 , Due to the snap back mode of the first transistor TR 1 , SCR of p + / n-well / p-well / n + operates to discharge the ESD signal.
이와 같은 종래 기술의 ESD 보호 회로는 커패시턴스를 패드와 패드 하측의 폴리로 구성하게 되어 적절한 커패시턴스를 확보하기가 어렵고 정상적인 동작시에도 순간적인 스위칭시에 패드와 파워 단자 사이에 순간적으로 전류 경로가 형성될 수 있는 가능성이 존재한다.The ESD protection circuit of the related art has a problem in that it is difficult to secure a proper capacitance because the capacitance is formed by the pad and the poly under the pad, and a current path is instantaneously formed between the pad and the power terminal during instantaneous switching even during normal operation There is a possibility to be able to.
이는 서지 전압에서 래치 업 현상이 일어날 수 있다는 것을 뜻한다.This means that a latch-up phenomenon can occur in the surge voltage.
또한, ESD 대전시에 원하는 커패시턴스값을 확보하지 못하여 RC 커플링에 의한 제 1,2 트랜지스터(TR1)(TR2)의 게이트에 충분한 전압이 실리지 않게되고 이에 따라 SCR의 트리거링 전압이 충분히 낮아질 수 없다.In addition, since a desired capacitance value can not be secured at the time of ESD charging, a sufficient voltage is not applied to the gates of the first and second transistors TR 1 and TR 2 by the RC coupling, and thus the triggering voltage of the SCR can not be sufficiently lowered .
도 3a와 도 3b는 커패시터의 형성 방법의 하나를 예시한 것이다.3A and 3B illustrate one method of forming a capacitor.
이와 같은 종래 기술의 LVT SCR 회로는 다음과 같은 문제가 있다.The conventional LVT SCR circuit has the following problems.
첫째, 충분한 커패시턴스값을 확보할 수 없어 RC 커플링에 의한 제 1,2 트랜지스터(TR1)(TR2)의 게이트에 충분한 전압을 유지할 수 없어 ESD 대전시에 트리거링 전압을 낮출 수가 없다.First, since a sufficient capacitance value can not be secured, a sufficient voltage can not be maintained in the gates of the first and second transistors TR 1 and TR 2 by RC coupling, and the triggering voltage can not be lowered during ESD charging.
둘째, 정상적인 동작에서의 순간적인 스위칭시 패드에서 파워단으로 누설 경로가 존재하여 ESD 보호 특성이 충분하게 확보되지 못한다.Second, in case of instantaneous switching in normal operation, there is leakage path from pad to power terminal, and ESD protection characteristic is not secured sufficiently.
셋째, 서지 전압 또는 노이즈에 의한 래치업 특성이 악화될 수 있다.Third, the latch-up characteristic due to surge voltage or noise may be deteriorated.
본 발명은 이와 같은 종래 기술의 ESD 보호 회로의 문제를 해결하기 위한 것으로, 메탈 커플링 커패시터를 이용하여 SED 대전시에 트리거링 전압을 감소시켜 내부 회로를 안정적으로 보호할 수 있도록한 메탈 커플링 커패시터를 이용한 이에스디 보호 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problem of the conventional ESD protection circuit, and it is an object of the present invention to provide an ESD protection circuit using a metal coupling capacitor that can stably protect an internal circuit by reducing a triggering voltage during SED charging using a metal coupling capacitor It is an object of the present invention to provide an ESD protection circuit.
도 1은 종래 기술의 LVT SCR 회로의 구성도1 is a block diagram of a conventional LVT SCR circuit
도 2는 ESD 대전시의 등가 회로도2 is an equivalent circuit diagram of ESD charging
도 3a와 도 3b는 종래 기술의 LVT SCR 회로의 C1또는 C2커패시터의 단면 및 평면 구성도Figures 3a and 3b are cross-sectional and planar views of a C 1 or C 2 capacitor of a prior art LVT SCR circuit
도 4는 ESD 대전시의 I-V특성 그래프4 is a graph showing an I-V characteristic graph
도 5는 본 발명에 따른 LVT SCR 회로의 구성도5 is a block diagram of an LVT SCR circuit according to the present invention
도 6a와 도 6b는 본 발명에 따른 C1,R1형성을 위한 개략적인 구성도 및 등가 회로도6A and 6B are a schematic configuration diagram and an equivalent circuit diagram for forming C 1 and R 1 according to the present invention.
도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
51. 반도체 기판 52. 제 1 n형 웰 영역51. Semiconductor substrate 52. First n-type well region
53. 제 2 n형 웰 영역 54. 제 1 n+ 불순물 영역53. A second n-type well region 54. A first n +
55. 제 2 n+ 불순물 영역 56. 제 1 p+ 불순물 영역55. Second n + impurity region 56. First p + impurity region
57. 제 2 p+ 불순물 영역 58. 제 3 n+ 불순물 영역57. Second p + impurity region 58. Third n + impurity region
59. 제 4 n+ 불순물 영역 60. 제 3 p+ 불순물 영역59. Fourth n + impurity region 60. Third p + impurity region
61. 제 4 p+ 불순물 영역 62. 제 5 n+ 불순물 영역61. Fourth p + impurity region 62. The fifth n + impurity region
이와 같은 목적을 달성하기 위한 본 발명에 따른 메탈 커플링 커패시터를 이용한 이에스디 보호 회로는 반도체 기판에 서로 분리되는 제 1,2 n형 웰 영역;상기 반도체 기판에 각각 분리되어 제 1 트랜지스터(TR1)의 소오스/드레인으로 사용되는 제 1,2 n+ 불순물 영역;상기 제 1 n+ 불순물 영역의 일측에 분리 구성되어 제 1 n+ 불순물 영역(54)과 공통으로 접지 단자(Vss)에 연결되는 제 1 p+ 불순물 영역, 상기 제 1 n형 웰 영역내에 구성되어 패드(PAD)에 연결되는 제 2 p+ 불순물 영역;상기 제 1 n형 웰 영역내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 3 n+ 불순물 영역, 상기 제 1,2 n형 웰 영역의 사이에 분리 구성되어 패드(PAD)에 연결되는 제 4 n+ 불순물 영역;상기 제 2 n형 웰 영역내에 각각 분리 구성되어 제 2 트랜지스터(TR2)의 소오스/드레인으로 사용되는 제 3,4 p+ 불순물 영역;상기 제 2 n형 웰 영역내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 5 n+ 불순물 영역을 포함하여 구성되고, 각각의 제 1,2 트랜지스터의 게이트에 연결되어 저항(R1)(R2)으로 사용되는 제 1 금속 라인들과, 상기 제 1 금속 라인을 한쪽 전극으로 하고 패드에 연결되는 또 다른 제 2 금속 라인을 다른쪽 전극으로 하여 커패시터(C1)(C2)를 구성하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an eSTD protection circuit using a metal coupling capacitor, comprising: first and second n-type well regions separated from each other on a semiconductor substrate; And a second p + impurity region connected to the ground terminal (Vss) in common with the first n + impurity region (54), the first and second n + impurity regions being formed at one side of the first n + A second n + impurity region formed in the first n-type well region and connected to the power supply voltage terminal (Vdd), a second n + impurity region formed in the first n-type well region and connected to the power source voltage terminal (Vdd) A fourth n + -type impurity region formed between the first and second n-type well regions and connected to the pad PAD, and a fourth n + -type impurity region formed in the second n-type well region, Lt; RTI ID = 0.0 > p < Impurity regions; the first consists in the 2 n-type well region comprising: a first 5 n + impurity region connected to a power supply voltage terminal (Vdd), is connected to the gates of the transistors of the first and second resistors (R 1) (R 2) to the first metal lines and the capacitor and the another second metal line that is connected to the pad of the first metal line by one electrode to the other electrode (C 1) (C 2) to be used as .
이하, 첨부된 도면을 참고하여 본 발명에 따른 메탈 커플링 커패시터를 이용한 이에스디 보호 회로에 관하여 상세히 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an eighth protection circuit using a metal coupling capacitor according to the present invention will be described in detail with reference to the accompanying drawings.
도 4는 ESD 대전시의 I-V특성 그래프이고, 도 5는 본 발명에 따른 LVT SCR회로의 구성도이다.FIG. 4 is a graph of the I-V characteristic of ESD charging, and FIG. 5 is a configuration diagram of the LVT SCR circuit according to the present invention.
그리고 도 6a와 도 6b는 본 발명에 따른 C1,R1형성을 위한 개략적인 구성도 및 등가 회로도이다.6A and 6B are a schematic configuration diagram and an equivalent circuit diagram for forming C 1 and R 1 according to the present invention.
본 발명은 적절한 커패시터(C1)(C2)의 커패시턴스를 확보하기 위하여 패드/폴리층의 커패시터를 이용하지 않고 메탈과 메탈간의 커플링 커패시터를 이용하는 것이다.The present invention utilizes a coupling capacitor between metal and metal without using a pad / poly layer capacitor to ensure the capacitance of a suitable capacitor (C 1 ) (C 2 ).
또한, 정상적인 동작시에 순간적인 제 1,2 트랜지스터의 턴온 현상을 억제하기 위하여 ESD 대전시에 플로우팅되도록 하고 정상적인 동작시에는 제 1,2 트랜지스터의 게이트를 파워단에 접지시켜 안정적인 특성을 확보할 수 있도록한 것이다.In order to suppress the instantaneous turn-on of the first and second transistors during normal operation, the floating gate is floated during ESD charging, and the gates of the first and second transistors are grounded at the power terminal in a normal operation, .
그 구성은 반도체 기판(51)에 서로 분리되는 제 1,2 n형 웰 영역(52)(53)과, 상기 반도체 기판(51)에 각각 분리되어 제 1 트랜지스터(TR1)의 소오스/드레인으로 사용되는 제 1,2 n+ 불순물 영역(54)(55)과, 상기 제 1 n+ 불순물 영역(54)의 일측에 분리 구성되어 제 1 n+ 불순물 영역(54)과 공통으로 접지 단자(Vss)에 연결되는 제 1 p+ 불순물 영역(56)과, 상기 제 1 n형 웰 영역(52)내에 구성되어 패드(PAD)에 연결되는 제 2 p+ 불순물 영역(57)과, 상기 제 1 n형 웰 영역(52)내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 3 n+ 불순물 영역(58)과, 상기 제 1,2 n형 웰 영역(52)(53)의 사이에 분리 구성되어 패드(PAD)에 연결되는 제 4 n+ 불순물 영역(59)과, 상기 제 2 n형 웰 영역(53)내에 각각 분리 구성되어 제 2 트랜지스터(TR2)의 소오스/드레인으로 사용되는 제 3,4 p+ 불순물 영역(60)(61)과,상기 제 2 n형 웰 영역(53)내에 구성되어 전원 전압 단자(Vdd)에 연결되는 제 5 n+ 불순물 영역(62)을 포함하여 구성된다.The first and second n-type well regions 52 and 53 are separated from the semiconductor substrate 51 and are used as a source and a drain of the first transistor TR1, The first n + impurity region 54 and the first n + impurity region 54 are connected to the ground terminal Vss through the first n + impurity region 54 and the first n + A first p + impurity region 56 and a second p + impurity region 57 formed in the first n-type well region 52 and connected to the pad PAD; A third n + impurity region 58 formed in the first n + type well region 52 and connected to the power source voltage terminal Vdd and a third n + A fourth n + impurity region 59 and a third and a fourth p + impurity region 60 (61 (a) and 61 (b)) which are separately formed in the second n-type well region 53 and used as a source / drain of the second transistor TR2 ), And a fifth n + impurity region 62 formed in the n-type well region 53 and connected to the power supply voltage terminal Vdd.
여기서, 제 1 트랜지스터(TR1)의 게이트 전극과 접지 단자 사이에는 저항(R1)이 구성되고, 한쪽 전극이 패드에 연결된 커패시터(C1)가 제 1 트랜지스터(TR1)의 게이트 전극과 저항(R1)에 공통으로 연결된다.A resistor R 1 is formed between the gate electrode of the first transistor TR 1 and the ground terminal and a capacitor C 1 having one electrode connected to the pad is connected to the gate electrode of the first transistor TR 1 and the resistor R 1 ).
그리고 제 2 트랜지스터(TR2)의 게이트 전극과 전원 전압 단자 사이에는 저항(R2)이 구성되고, 한쪽 전극이 패드에 연결된 커패시터(C2)가 제 2 트랜지스터(TR2)의 게이트 전극과 저항(R2)에 공통으로 연결된다.A resistor R 2 is formed between the gate electrode of the second transistor TR 2 and the power supply voltage terminal and a capacitor C 2 having one electrode connected to the pad is connected to the gate electrode of the second transistor TR 2 and the resistor R 2 ).
특히, 도 6a와 도 6b에서와 같이, 반도체 기판(51)상에 형성되는 폴리 게이트 및 폴리 게이트 양측의 반도체 기판(51)내에 형성되는 불순물 영역 즉, 제 1,2 n+ 불순물 영역(54)(55)과, 폴리 게이트에 연결되어 저항(R1)으로 사용되는 제 1 금속 라인과, 상기 제 1 금속 라인을 한쪽 전극으로 하고 패드에 연결되는 또 다른 제 2 금속 라인을 다른쪽 전극으로 하여 커패시터(C1)를 구성하여 회로가 구성된다.In particular, as shown in Figs. 6A and 6B, the impurity regions formed in the semiconductor substrate 51 on both sides of the poly gate and the poly gate formed on the semiconductor substrate 51, that is, the first and second n + impurity regions 54 A first metal line connected to the poly gate and used as a resistor R 1 and a second metal line having the first metal line as one electrode and the other metal line connected to the pad as the other electrode, (C 1 ) to constitute a circuit.
여기서, 트랜지스터(TR1)의 일측 전극은 패드에 연결되고 타측 전극은 접지 단자에 연결되고 제 2 금속 라인 역시 접지 단자에 연결된다.Here, one electrode of the transistor TR1 is connected to the pad, the other electrode is connected to the ground terminal, and the second metal line is also connected to the ground terminal.
이와 같은 구성은 트랜지스터(TR2)에서도 동일한 구조로 형성되어 커패시터(C2)를 메탈 커플링 구조로 형성되도록 한다.This structure is also formed in the same structure in the transistor TR2 so that the capacitor C 2 is formed in a metal coupling structure.
본 발명은 상기 커패시터(C1)을 형성하기 위하여 메탈과 메탈간의 커플링 커패시턴스를 형성한 것이다. 이러한 메탈과 메탈간의 커플링 커패시턴스값은 디자인 룰이 스케일 다운되면서 더욱 커진다.The present invention forms a coupling capacitance between the metal and the metal to form the capacitor (C 1 ). The coupling capacitance value between the metal and the metal becomes larger as the design rule scales down.
그러므로 저항(R1)값이 작아지더라도 충분한 RC 커플링에 의해 제 1 트랜지스터(TR1)의 게이트에 충분한 게이트 전압이 실리게된다.Therefore, even if the value of the resistor R 1 becomes small, a sufficient gate voltage is applied to the gate of the first transistor TR 1 by sufficient RC coupling.
이 결과 n+/p-well/n+ 바이폴라 특성이 강화되고 이는 제 1 트랜지스터(TR1)를 스냅 백 모드로 동작시킨다.As a result, the n + / p-well / n + bipolar characteristic is enhanced, which causes the first transistor TR1 to operate in the snapback mode.
제 1 트랜지스터(TR1)의 스냅 백 모드의 동작은 n+/p-well/n+, p+/n-well/p-well의 기생 바이폴라를 동작하게 하여 안정적으로 ESD 차지를 배출하게 한다.The operation of the first transistor TR1 in the snap-back mode operates the parasitic bipolar of n + / p-well / n + and p + / n-well / p-well to stably discharge the ESD charge.
ESD 대전시의 I-V특성을 보면 도 4에서와 같이 본 발명은 ⓐ의 특성 그래프가 ⓑ로 이동되어 나타나는 것을 알 수 있다.As shown in FIG. 4, according to the I-V characteristic of the ESD charging time, the characteristic graph of FIG.
도 4에서와같이 충분한 게이트 모듈레이티드 LVT SCR을 형성하게 되고 이에 따라 SCR의 트리거링 전압을 낮추어 내부 회로의 게이트 산화막 파괴 또는 출력 패드에서 일어나는 드라이브 트랜지스터의 스냅 백 현상을 억제할 수 있다.The gate-modulated LVT SCR is formed as shown in FIG. 4, thereby lowering the triggering voltage of the SCR, thereby suppressing the gate oxide breakdown of the internal circuit or the snapback phenomenon of the drive transistor occurring in the output pad.
또한, 저항(R1)(R2)값을 메탈 커플링 커패시터를 형성하는 것에 의해 메탈의 저항을 동시에 이용하여 형성시키므로써 RC 커플링 회로를 동시에 구성할 수 있다.Also, by forming the metal-coupling capacitors by the resistance R 1 (R 2 ) values, the resistances of the metal are simultaneously formed, so that the RC coupling circuit can be formed at the same time.
또한, 본 발명은 도 5 및 도 6a에서와 같이, 트랜지스터(TR3)(TR4)를 더 형성하는 것도 가능하다. 이는 정상 동작시의 빠른 스위칭이나 노이즈 전압이 패드에 걸릴 때 원하지 않는 트랜지스터(TR1)(TR2)의 턴온으로 인한 파워 소비나 래치업 발생을 억제하기 위한 것이다.In addition, the present invention can further form the transistors TR3 and TR4 as shown in Figs. 5 and 6A. This is to suppress the occurrence of power consumption or latch-up due to the fast switching during normal operation or the turn-on of the undesired transistor TR1 (TR2) when noise voltage is applied to the pad.
트랜지스터(TR3)는 NMOS 트랜지스터로 구성되고 트랜지스터(TR1)의 게이트에 한쪽 전극이 연결되고 다른쪽 전극은 접지 단자에 연결되고 게이트 전극에는 전원 전압이 인가된다.The transistor TR3 is formed of an NMOS transistor, one electrode is connected to the gate of the transistor TR1, the other electrode is connected to the ground terminal, and the gate electrode is supplied with the power voltage.
그리고 트랜지스터(TR4)는 PMOS 트랜지스터로 구성되고 트랜지스터(TR2)의 게이트에 한쪽 전극이 연결되고 다른쪽 전극은 전원 전압 단자에 연결되고 게이트 전극에는 접지 전압이 인가된다.The transistor TR4 is composed of a PMOS transistor, one electrode is connected to the gate of the transistor TR2, the other electrode is connected to the power supply voltage terminal, and the ground voltage is applied to the gate electrode.
이는 트랜지스터(R1)의 게이트에 저항(R1)과는 별도로 트랜지스터를 연결하는 것으로 정상 동작시에 저항(R1)(R2)의 저항을 통하여 트랜지스터(TR1)(TR2)의 게이트를 파워단에 접지시켜 off 상태로 유지시킬뿐만 아니라 파워단으로 또 다른 접지를 형성한다.This transistor (R1) a gate resistor (R 1) and is resistant to the normal operation by separately connecting the transistor (R 1) (R 2) to the gate of the transistor (TR1) (TR2) via the resistor power stage of the Not only in the off state but also in the power terminal to form another ground.
이는 정상 동작시의 빠른 스위칭이나 서지 전압시의 안정적인 회로 동작을 보장한다.This ensures fast switching during normal operation and stable circuit operation during surge voltage.
또한, 트랜지스터(TR3)(TR4)의 게이트를 Vdd 코어단과 Vss 코어단에 연결하므로 ESD 대전시에 플로우팅되는 효과를 이용하여 저항(R1)과 커패시터(C1)에 의한 RC 커플링 현상에 대한 간섭을 줄일 수 있다.Since the gates of the transistors TR3 and TR4 are connected to the ends of the Vdd core and the Vss core, the interference of the RC coupling phenomenon caused by the resistor R1 and the capacitor C1 by using the effect of floating in ESD Can be reduced.
이와 같은 본 발명에 따른 메탈 커플링 커패시터를 이용한 이에스디 보호 회로는 다음과 같은 효과가 있다.The eSTD protection circuit using the metal coupling capacitor according to the present invention has the following effects.
첫째, 메탈 커플링 커패시터를 이용하여 RC 커플링에 의한 LVT SCR 회로의트리거링 전압을 낮출 수 있다.First, the metal-coupling capacitor can be used to lower the triggering voltage of the LVT SCR circuit by RC coupling.
둘째, 디자인룰의 감소에 따라 RC 커플링에 필요한 커패시턴스값을 안정적으로 확보할 수 있을뿐만 아니라 작은 면적에서도 충분한 커패시턴스를 확보할 수 있어 높은 ESD 보호 특성을 갖는 LVT SCR 회로를 구현할 수 있다.Second, as the design rule decreases, the capacitance required for RC coupling can be stably secured, and sufficient capacitance can be secured even in a small area, thereby realizing an LVT SCR circuit having high ESD protection characteristics.
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| US10580765B1 (en) * | 2018-12-02 | 2020-03-03 | Nanya Technology Corporation | Semiconductor structure for electrostatic discharge protection |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008874A (en) * | 1991-10-31 | 1993-05-22 | 다니엘 모리스 | Agents Capturing the Radioactivity of Fission Products Generated from Nuclear Fuel Components |
| US5631793A (en) * | 1995-09-05 | 1997-05-20 | Winbond Electronics Corporation | Capacitor-couple electrostatic discharge protection circuit |
| US5671111A (en) * | 1995-10-30 | 1997-09-23 | Motorola, Inc. | Apparatus for electro-static discharge protection in a semiconductor device |
| US5686751A (en) * | 1996-06-28 | 1997-11-11 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| US6066879A (en) * | 1999-05-03 | 2000-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Combined NMOS and SCR ESD protection device |
-
2000
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008874A (en) * | 1991-10-31 | 1993-05-22 | 다니엘 모리스 | Agents Capturing the Radioactivity of Fission Products Generated from Nuclear Fuel Components |
| US5631793A (en) * | 1995-09-05 | 1997-05-20 | Winbond Electronics Corporation | Capacitor-couple electrostatic discharge protection circuit |
| US5671111A (en) * | 1995-10-30 | 1997-09-23 | Motorola, Inc. | Apparatus for electro-static discharge protection in a semiconductor device |
| US5686751A (en) * | 1996-06-28 | 1997-11-11 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| US6066879A (en) * | 1999-05-03 | 2000-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Combined NMOS and SCR ESD protection device |
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