KR100357182B1 - Redundancy circuit in semiconductor memory device - Google Patents
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Abstract
본 발명은 구제 효율을 증대시킬 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것으로, X 방향으로 복수개의 열(Row)을 하나의 단위(Xmat)로 하고 Y 방향으로 복수개의 칼럼(Column)을 하나의 단위(Ymat)로 하여 구제 기능을 갖는 반도체 메모리 장치에 있어서, 로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트와 어드레스 비트 정보 Ymat 정보를 갖는 퓨즈 세트를 포함하는 퓨즈부;X-어드레스 정보를 비교하여 입력된 어드레스가 로우 페일 비트인지 아닌지의 판단 및 Ymat 정보를 비교하여 입력된 어드레스가 페일 비트인지 아닌지를 판정하는 판정 신호(HITmBi)를 출력하는 어드레스 비교부;상기 어드레스 비교부의 출력 신호에 의해 노말 경로와 리던던시 경로가 구분되어 각각 노말 워드 라인 드라이버를 콘트롤하고 리던던시 경로에 의해 메인 앰프의 입출력 스위치를 제어하는 컨트롤부를 포함하고,노말/리던던시 모두 해당 비트라인을 통해 로칼 입출력 라인에 데이터가 실리고 상기 판정 신호(HITmBi)에 따라 둘중의 하나의 데이터만 출력되도록 하여 하나의 리던던시 워드라인을 갖고 Ymat별 구제를 하는 것에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundancy circuit of a semiconductor memory device capable of increasing the relief efficiency, wherein a plurality of rows are arranged as one unit Xmat in the X direction and a plurality of columns are arranged in the Y direction. A semiconductor memory device having a relief function as a unit (Ymat), comprising: a fuse unit including a fuse set having Xmat information for row failing and a fuse set having address bit information Ymat information; An address comparator for outputting a determination signal HITmBi for judging whether a given address is a low fail bit or comparing Ymat information and determining whether an input address is a fail bit; Redundant paths are divided to control normal word line drivers, respectively, and the redundancy paths are used to input and output main amplifiers. It includes a control unit for controlling the position, and both the normal and the redundancy is loaded on the local input and output line through the corresponding bit line, so that only one of the two data output according to the determination signal (HITmBi) has one redundancy word line Ymat It's about doing star relief.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 구제 효율을 증대시킬 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a redundancy circuit of a semiconductor memory device capable of increasing the relief efficiency.
일반적으로 반도체 메모리 장치에 있어서 노말 메모리 셀 어레이(normal memory cell array) 내에 존재하는 다수개의 메모리 셀 중에서 어느 하나라도 불량셀이 발생하게 되면 전체 메모리를 사용될 수 없다.In general, in a semiconductor memory device, when a bad cell occurs in any one of a plurality of memory cells existing in a normal memory cell array, the entire memory may not be used.
반도체 메모리 장치의 설계와 제조에서 향상이 이루어지면 더 많은 셀들의 수가 단일 칩상에 배치되며 크기가 큰 집적 회로가 제조된다. 이에 따라 하나의 칩 내에 모든 메모리 셀이 모두 양품으로 될 가능성은 거의 없어지고 고집적 메모리에서는 불량셀의 구제 능력이 칩의 수율을 결정하는데 매우 중요한 역할을 하게 된다.Improvements in the design and fabrication of semiconductor memory devices result in more cells being placed on a single chip and producing larger integrated circuits. As a result, it is almost impossible for all memory cells to be in good condition in one chip, and in high-density memory, the ability of the defective cell to play a very important role in determining chip yield.
이를 위하여 동일 칩상에 기본 메모리 셀의 수에 부가하여 리던던시 메모리 셀을 설치하고 결함이 있는 노말 메모리 셀들과 대체하는 방식의 반도체 메모리 장치가 설계되고 제조되어 왔다.To this end, semiconductor memory devices have been designed and manufactured in such a manner that redundant memory cells are installed in addition to the number of basic memory cells on the same chip and replaced with defective normal memory cells.
그리고 리던던시 능력을 향상시키는 수단으로는 첫째, 리던던시 메모리 셀의 수와 퓨즈 박스의 수를 증가시키는 방법이며 둘째, 일정한 개수의 리던던시 셀 및 퓨즈 박스를 여러 개의 메모리 셀 블록이 공유하는 방법이다.As a means of improving the redundancy capability, first, a method of increasing the number of redundancy memory cells and the number of fuse boxes and second, a method of sharing a certain number of redundancy cells and fuse boxes by several memory cell blocks.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 장치의 리던던시 회로에 관하여 설명하면 다음과 같다.Hereinafter, a redundancy circuit of a semiconductor memory device of the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 반도체 메모리 장치의 구성도이고, 도 2a는 종래 기술의 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도이다.1 is a configuration diagram of a semiconductor memory device of the prior art, and FIG. 2A is a circuit diagram of a fuse unit and a comparison unit of the semiconductor memory device of the prior art.
그리고 도 2b는 종래 기술의 반도체 메모리 장치의 컨트롤부의 회로 구성도이다.2B is a circuit diagram of a control unit of the semiconductor memory device of the related art.
X 방향으로 8개의 mat, Y 방향으로 4개의 mat로 MAT를 구성한다면 워드 라인 하나를 인에이블시키기 위하여 9개의 Row 어드레스가 필요하다.If MAT is composed of 8 mats in the X direction and 4 mats in the Y direction, 9 row addresses are required to enable one word line.
이와 같이 정의된 종래 기술의 반도체 메모리 장치는 X 방향의 리던던시 회로가 퓨즈부,어드레스 비교부,컨트롤부로 크게 구성된다.In the semiconductor memory device of the related art defined as above, the redundancy circuit in the X direction is largely composed of a fuse part, an address comparison part, and a control part.
도 1에서 (1)은 Y-디코더이고, 하나의 메인 워드 라인 드라이버 블록(MWD)(2)에 연결된 서브 워드라인들에 어느 하나의 노말 서브 워드 라인(3)에서 Row fail이 일어나면 리던던시 워드라인(4)을 이용하여 리페어한다.In FIG. 1, reference numeral 1 denotes a Y-decoder, and a redundancy word line occurs when a row fail occurs in one normal sub word line 3 to sub word lines connected to one main word line driver block (MWD) 2. Repair using (4).
도 2a는 메인 워드 라인 드라이버 블록(2)의 리던던시 블록내에 구성되는 퓨즈부 및 어드레스 비교부(21)의 회로 구성을 나타낸 것으로, 퓨즈부(21a)에 있는 각각의 퓨즈들은 워드 라인 페일 비트에 대한 정보를 갖는다.FIG. 2A shows a circuit configuration of the fuse unit and the address comparison unit 21 configured in the redundancy block of the main word line driver block 2, wherein respective fuses in the fuse unit 21a correspond to the word line fail bits. Has information.
도 1에서 정의한 MAT는 하나의 페일 워드 라인을 구제하기 위하여 10개의 퓨즈가 필요하다.The MAT defined in FIG. 1 requires 10 fuses to save one fail word line.
즉, 어드레스 퓨즈 9개 및 인에이블 퓨즈 1개가 필요하다.That is, nine address fuses and one enable fuse are required.
활성 명령(Active command)에 의해 X-어드레스가 버퍼를 통하여 입력되면 퓨즈가 갖고 있는 페일 비트 정보와 입력된 어드레스가 일치하는지의 여부를 비교한다.When the X-address is input through the buffer by the active command, the fail bit information of the fuse and the input address are compared.
퓨즈부 및 어드레스 비교부(21)에 입력되는 BX2Ri,BX3Ri,...,BX8Ri는 X-어드레스 신호이다.BX2Ri, BX3Ri, ..., BX8Ri input to the fuse section and the address comparison section 21 are X-address signals.
그리고 입력된 어드레스가 퓨즈가 가지고 있는 페일 워드 라인 정보와 일치하면 HITmBi(입력된 어드레스가 페일 비트인지 아닌지를 판정한 신호)를 인에이블시킨다.When the input address coincides with the fail word line information of the fuse, HITmBi (a signal for determining whether the input address is a fail bit) is enabled.
이와 같이 상기 HITmBi 신호가 인에이블되면 컨트롤 회로부(22)의 XREi(리던던시 워드라인 드라이버를 컨트롤하기 위한 신호) 경로를 통해 리던던시 워드라인을 인에이블시키고 XDEi(노말 워드라인 드라이버를 컨트롤하기 위한 신호) 경로를 따라 노말 워드라인을 디져블시키므로써 페일 워드라인을 구제하게 된다.When the HITmBi signal is enabled as described above, the redundancy word line is enabled through the XREi (signal for controlling the redundancy word line driver) path of the control circuit 22 and the XDEi (signal for controlling the normal word line driver) path is performed. By failing the normal word line along, the fail word line is saved.
이와 같은 종래 기술의 반도체 메모리 장치의 리던던시 회로는 다음과 같은 문제가 있다.Such a redundancy circuit of a conventional semiconductor memory device has the following problems.
하나의 페일 워드 라인(fail word line)을 리던던시 하는 경우 페일 워드 라인이 포함되어 있는 메인 워드 라인에 연결되어 있는 서브 워드 라인 모두를 대체하기 때문에 구제 효율이 저하된다.Redundancy of one fail word line replaces all of the sub word lines connected to the main word line including the fail word line, thereby reducing the rescue efficiency.
즉, Xmat3-Ymat1에서 워드 라인 페일이 발생한 경우 정상 동작하는 Xmat3-Ymat0,2,3의 서브 워드 라인도 동시에 대체되므로 구제 효율 측면에서 불리하다.That is, when a word line failure occurs in Xmat3-Ymat1, the sub word lines of Xmat3-Ymat0, 2, and 3 that are normally operated are simultaneously replaced, which is disadvantageous in terms of rescue efficiency.
본 발명은 이와 같은 종래 기술의 리던던시 회로의 문제를 해결하기 위한 것으로, 구제 효율을 증대시킬 수 있는 반도체 메모리 장치의 리던던시 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem of the redundancy circuit of the prior art, and an object thereof is to provide a redundancy circuit of a semiconductor memory device capable of increasing the relief efficiency.
도 1은 종래 기술의 반도체 메모리 장치의 구성도1 is a configuration diagram of a conventional semiconductor memory device
도 2a는 종래 기술의 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도2A is a circuit diagram illustrating a fuse unit and a comparison unit of a conventional semiconductor memory device.
도 2b는 종래 기술의 반도체 메모리 장치의 컨트롤부의 회로 구성도2B is a circuit diagram of a control unit of a semiconductor memory device of the related art.
도 3은 본 발명에 따른 반도체 메모리 장치의 구성도3 is a configuration diagram of a semiconductor memory device according to the present invention.
도 4a는 본 발명에 따른 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도4A is a circuit diagram illustrating a fuse unit and a comparison unit of a semiconductor memory device according to the present invention.
도 4b는 본 발명에 따른 반도체 메모리 장치의 컨트롤부의 회로 구성도4B is a circuit diagram illustrating a control unit of a semiconductor memory device according to the present invention.
도 5는 본 발명에 따른 반도체 메모리 장치의 퓨즈부의 상세 구성도5 is a detailed configuration diagram of a fuse of a semiconductor memory device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
41a. 퓨즈부 41b. 어드레스 비교부41a. Fuse part 41b. Address comparator
42. 컨트롤부 43. 페일 비트 판정 신호 출력단42. Control part 43. Fail bit judgment signal output terminal
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 리던던시 회로는 X 방향으로 복수개의 열(Row)을 하나의 단위(Xmat)로 하고 Y 방향으로 복수개의 칼럼(Column)을 하나의 단위(Ymat)로 하여 구제 기능을 갖는 반도체 메모리 장치에 있어서,로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트와 어드레스 비트 정보 Ymat 정보를 갖는 퓨즈 세트를 포함하는 퓨즈부;X-어드레스 정보를 비교하여 입력된 어드레스가 로우 페일 비트인지 아닌지의 판단 및 Ymat 정보를 비교하여 입력된 어드레스가 페일 비트인지 아닌지를 판정하는 판정 신호(HITmBi)를 출력하는 어드레스 비교부;상기 어드레스 비교부의 출력 신호에 의해 노말 경로와 리던던시 경로가 구분되어 각각 노말 워드 라인 드라이버를 콘트롤하고 리던던시 경로에 의해 메인 앰프의 입출력 스위치를 제어하는 컨트롤부를 포함하고,노말/리던던시 모두 해당 비트라인을 통해 로칼 입출력 라인에 데이터가 실리고 상기 판정 신호(HITmBi)에 따라 둘중의 하나의 데이터만 출력되도록 하여 하나의 리던던시 워드라인을 갖고 Ymat별 구제를 하는 것을 특징으로 한다.In order to achieve the above object, a redundancy circuit of a semiconductor memory device according to the present invention includes a plurality of rows as one unit Xmat in the X direction and a plurality of columns as one unit in the Y direction. A semiconductor memory device having a rescue function (Ymat), the semiconductor memory device comprising: a fuse unit including a fuse set having Xmat information for a low fail and a fuse set having address bit information Ymat information; an address input by comparing X-address information An address comparison unit for outputting a determination signal HITmBi for determining whether or not a low address bit is a low fail bit and comparing Ymat information to determine whether an input address is a fail bit; a normal path and a redundancy path by an output signal of the address comparison unit; Each of them controls the normal word line driver, and the redundancy path controls the input / output switch of the main amplifier. The control unit includes a control unit, and both normal / redundancy are loaded on the local I / O line through the corresponding bit line, and only one of the two data is output according to the determination signal HITmBi, thereby having one redundancy word line and relieving for Ymat. Characterized in that.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 장치의 리던던시 회로에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a redundancy circuit of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 반도체 메모리 장치의 구성도이고, 도 4a는 본 발명에 따른 반도체 메모리 장치의 퓨즈부 및 비교부의 회로 구성도이다.3 is a configuration diagram of a semiconductor memory device according to the present invention, and FIG. 4A is a circuit configuration diagram of a fuse unit and a comparison unit of the semiconductor memory device according to the present invention.
그리고 도 4b는 본 발명에 따른 반도체 메모리 장치의 컨트롤부의 회로 구성도이고, 도 5는 본 발명에 따른 반도체 메모리 장치의 퓨즈부의 상세 구성도이다.4B is a circuit diagram of a control unit of the semiconductor memory device according to the present invention, and FIG. 5 is a detailed diagram of a fuse of the semiconductor memory device according to the present invention.
본 발명에 따른 리던던시 블록은 로우 페일(Row fail)에 대한 정보를 갖는 퓨즈부(41a)와, 입력된 어드레스가 로우 페일 비트인지 아닌지를 판단하는 어드레스 비교부(41b)와, 상기 어드레스 비교부(41b)의 출력 신호에 의해 노말경로(normal path)와 리던던시 경로(redundancy path)가 구분되어 각각 노말 워드 라인 드라이버를 콘트롤하고 리던던시 경로에 의해 메인 앰프의 입출력 스위치를 제어하는 컨트롤부(42)를 포함하여 구성된다.The redundancy block according to the present invention includes a fuse unit 41a having information on a low fail, an address comparison unit 41b for determining whether an input address is a low fail bit, and the address comparison unit ( The normal signal and the redundancy path are distinguished by the output signal of 41b), and the control unit 42 controls the normal word line driver and the input / output switch of the main amplifier by the redundancy path, respectively. It is configured by.
여기서, 퓨즈부는 로우 페일에 대한 Xmat 정보를 갖는 퓨즈 세트(41a)와 어드레스 비트 정보 Ymat 정보를 갖는 퓨즈 세트(41c)로 구성된다.Here, the fuse portion is composed of a fuse set 41a having Xmat information for low fail and a fuse set 41c having address bit information Ymat information.
그리고 어드레스 비교부(41b)는 로우 페일에 대하여 X-어드레스 정보뿐만 아니라 Ymat 정보도 비교한다.The address comparison section 41b compares not only the X-address information but also the Ymat information for the row fail.
이와 같은 리던던시 블록의 컨트롤부(42)는 X-command 즉, 활성화 신호에 의해 노말과 리던던시 워드 라인을 동시에 인에이블시키고 Y-command 즉, 리드/라이트 신호 입력후에 입출력 제어 신호(IOSW)를 이용하여 메인 앰프에 입력되는 데이터가 노말인지 리던던시인지를 판단한다.The control unit 42 of the redundancy block enables the normal and the redundancy word lines at the same time by the X-command, that is, the activation signal, and uses the input / output control signal IOSW after the Y-command, that is, the read / write signal input. Determines whether data input to the main amplifier is normal or redundant.
그리고 퓨즈부 및 어드레스 비교부(41)의 출력단에는 복수개의 퓨즈부 및 어드레스 비교부의 출력 신호를 NOR 연산하는 NOR 게이트들과, 이들 NOR 게이트들의 출력 신호를 NAND 연산하는 NAND 게이트를 포함하고 입력된 어드레스가 페일 비트인지 아닌지를 판정하는 판정 신호(HITmBi)를 출력하는 페일 비트 판정 신호 출력단(43)이 구성된다.An output address of the fuse unit and the address comparison unit 41 includes NOR gates for NOR operation on the output signals of the plurality of fuse units and the address comparison unit, and NAND gates for NAND operation on the output signals of the NOR gates. A fail bit decision signal output stage 43 for outputting a decision signal HITmBi for determining whether is a fail bit or not is configured.
상기 컨트롤부(42)에서는 노말 워드 라인 드라이버를 컨트롤하기 위한 제어신호(XDEi) 및 입출력 스위치 제어 신호(IOSW)가 출력되고, 퓨즈부(41c)에서는 리던던시 워드라인 드라이버를 컨트롤하기 위한 제어 신호(XREi)가 출력된다.The control unit 42 outputs a control signal XDEi for controlling a normal word line driver and an input / output switch control signal IOSW, and the fuse unit 41c outputs a control signal XREi for controlling a redundancy word line driver. ) Is output.
그리고 퓨즈부(41c)의 퓨즈들의 일측에 한쪽 전극이 연결된 각각의 NMOS 트랜지스터들의 게이트에는 X-어드레스 신호(XMS0,XMS1,...,XMS7)가 입력되고 퓨즈의 타측에 구성되는 PMOS 트랜지스터의 게이트에는 X 어드레스를 입력하기 위한 활성화 신호(X-command)가 입력되고, 상기 NMOS 트랜지스터들의 다른쪽 전극들이 모두 연결된 또 다른 NMOS 트랜지스터의 게이트에는 리던던시 인에이블 신호가 인가된다.In addition, X-address signals XMS0, XMS1, ..., XMS7 are input to the gates of the NMOS transistors in which one electrode is connected to one side of the fuses of the fuse part 41c, and the gate of the PMOS transistor configured on the other side of the fuse. An activation signal (X-command) for inputting an X address is input thereto, and a redundancy enable signal is applied to a gate of another NMOS transistor to which the other electrodes of the NMOS transistors are all connected.
이와 같은 리던던시 블록을 갖는 본 발명에 따른 반도체 메모리 장치는 X 방향으로 8개의 mat, Y 방향으로 4개의 mat로 MAT를 정의하면 본 발명의 반도체 메모리 장치는 하나의 메인 워드 라인에 연결된 각 Ymat의 서브 워드 라인이 서로 다른 Row fail을 구제할 수 있도록 구성한 것이다.In the semiconductor memory device having the redundancy block as described above, the MAT is defined as eight mats in the X direction and four mats in the Y direction. The word line is configured to rescue different row fail.
즉, 구성된 Ymat수 만큼 (Ymat 4개×2 = 8개)의 로우 페일을 구제할 수 있다.That is, as many Ymats as configured (4 Ymats x 2 = 8) can be saved.
이와 같이 정의된 본 발명에 따른 반도체 메모리 장치는 X 방향의 리던던시 회로가 퓨즈부,어드레스 비교부,컨트롤부로 크게 구성된다.In the semiconductor memory device according to the present invention as defined above, the redundancy circuit in the X direction is largely composed of a fuse part, an address comparison part, and a control part.
도 3에서 (31)은 Y-디코더이고, 하나의 메인 워드 라인 드라이버 블록(MWD)(32)에 연결된 서브 워드라인들에 어느 하나의 노말 서브 워드 라인(33)에서 Row fail이 일어나면 리던던시 워드라인(34)을 이용하여 리페어한다.In FIG. 3, reference numeral 31 denotes a Y-decoder, and a redundancy word line occurs when a row fail occurs in one normal sub word line 33 to sub word lines connected to one main word line driver block (MWD) 32. Repair using (34).
리던던시 동작을 설명하면 다음과 같다.The redundancy operation is described as follows.
활성화 신호(X-command)에 의해 X-어드레스가 입력되면 노말 워드 라인과 리던던시 워드 라인이 동시에 인에이블된다.When the X-address is input by the activation signal X-command, the normal word line and the redundancy word line are enabled at the same time.
이때 사용되는 리던던시 퓨즈(도 5의)는 입력된 어드레스 정보가 로우 페일이 위치한 Xmat인지를 결정한다.The redundancy fuse (in FIG. 5) used at this time determines whether the input address information is Xmat where the low fail is located.
그리고 Y-command(Read/Write)에 의해 Y-어드레스가 입력되면 로우 페일 비트와 Ymat 정보를 갖는 퓨즈부 및 어드레스 비교부(41)에서 비교 작업을 수행하고 일치하면 판정 신호(HITmBi)를 인에이블한다.When the Y-address is input by the Y-command (Read / Write), the fuse unit and the address comparison unit 41 having the low fail bit and the Ymat information are compared and the determination signal HITmBi is enabled. do.
그리고 Y-command 입력으로 노말/리던던시 모두 해당 비트라인을 통해 로칼 입출력 라인에 데이터가 실리고 입출력 스위치 블록에서 판정 신호(HITmBi)가 인에이블이면 리던던시쪽 데이터가 메인 앰프에 전달되고 디져블이면 노말쪽 데이터가 메인 앰프에 전달된다.In addition, if both Y / command inputs have normal / redundancy, the data is loaded on the local I / O line through the corresponding bit line, and if the determination signal (HITmBi) is enabled in the I / O switch block, the redundancy data is transmitted to the main amplifier. Is delivered to the main amplifier.
이와 같은 리던던시에 따른 데이터 출력은 퓨즈가 로우 페일 비트 정보와 Ymat 정보를 모두 갖고 있고 노말/리던던시 데이터 모두 로칼 입출력 라인에 실려 있다가 스위치 컨트롤에 의해 둘중 하나가 출력되므로 하나의 리던던시 워드라인을 갖고 Ymat별 구제가 가능하다.This redundancy data output has Ymat with one redundancy word line because fuse has both low fail bit information and Ymat information, and both normal and redundancy data are loaded on local I / O line and one of them is output by switch control. Star relief is possible.
이와 같은 본 발명에 따른 반도체 메모리 장치는 다음과 같은 효과가 있다.Such a semiconductor memory device according to the present invention has the following effects.
본 발명은 하나의 리던던시 워드라인을 갖고 Ymat별 구제가 가능하도록한 것으로, 동수의 리던던시 워드라인과 퓨즈수를 갖고 있을때 구제 효율을 높이는 효과가 있다.According to the present invention, one redundancy word line is provided to enable Ymat-specific relief, and when the same redundancy word line and the number of fuses are provided, the relief efficiency is increased.
즉, 기존에 4개의 로우 페일을 구제하기 위해서는 4개의 리던던시 워드라인과 40개의 퓨즈가 필요한 것을 본 발명은 1개의 리던던시 워드 라인과 44개의 퓨즈들로 가능하여 리던던시 효율을 높이는 효과가 있다.In other words, in order to remedy four low fail, four redundancy word lines and 40 fuses are required. Thus, the present invention has one redundancy word line and 44 fuses, thereby increasing redundancy efficiency.
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KR100558056B1 (en) * | 2004-11-03 | 2006-03-07 | 주식회사 하이닉스반도체 | Redundancy fuse control circuit and semiconductor memory device comprising it and redundancy operating method |
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1999
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