KR100355771B1 - Method for measuring a pattern displacement in a photomasking process - Google Patents
Method for measuring a pattern displacement in a photomasking process Download PDFInfo
- Publication number
- KR100355771B1 KR100355771B1 KR1019990067899A KR19990067899A KR100355771B1 KR 100355771 B1 KR100355771 B1 KR 100355771B1 KR 1019990067899 A KR1019990067899 A KR 1019990067899A KR 19990067899 A KR19990067899 A KR 19990067899A KR 100355771 B1 KR100355771 B1 KR 100355771B1
- Authority
- KR
- South Korea
- Prior art keywords
- line
- test module
- layer
- measuring
- substrate layer
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명은 반도체 미세 패턴 변위(critical dimension pattern displacement) 측정 방법에 관한 것이다.The present invention relates to a method for measuring semiconductor dimension pattern displacement.
본 발명은 라인 형태의 제1층 테스트 모듈과 제2층 테스트 모듈을 각각의 레티클(reticle)상에 작성하는 단계와; 기판 층을 제공하는 단계와; 기판 층상에 제1층 테스트 모듈을 전사시켜 제1라인을 형성하는 단계와; 제1라인이 형성된 기판 층상에 감광막(photoresist)을 도포하는 단계와; 제2층 테스트 모듈을 전사시켜 기판 층상에 제2라인을 형성하는 단계와; 제1라인과 제2라인을 오버레이(overlay)시키는 단계와; 오버레이되는 제1라인과 제2라인의 일측 및 타측 간격을 측정하는 단계와; 측정되는 일측 및 타측 간격의 차 값을 연산하는 단계로 이루어진다. 따라서, 본 발명은 패턴의 고집적화 및 조명계의 발달에 적응적으로 대처하여, 보다 정확하고 미세한 패턴 변위 측정을 수행할 수 있는 효과가 있다.The present invention comprises the steps of: writing a first layer test module and a second layer test module in line form on each reticle; Providing a substrate layer; Transferring the first layer test module onto the substrate layer to form a first line; Applying a photoresist on the substrate layer on which the first line is formed; Transferring the second layer test module to form a second line on the substrate layer; Overlaying the first line and the second line; Measuring the distance between one side and the other side of the first and second lines to be overlaid; Computing a difference value between the measured one side and the other side interval. Therefore, the present invention has the effect of adaptively coping with the high integration of the pattern and the development of the illumination system, and can perform more accurate and fine pattern displacement measurement.
Description
본 발명은 반도체 패턴 변위(displacement) 측정 방법에 관한 것으로, 특히, 고집적화된 반도체 패턴의 변위 측정이 가능한 반도체 미세 패턴 변위 측정 방법에 관한 것이다.The present invention relates to a semiconductor pattern displacement measurement method, and more particularly, to a semiconductor fine pattern displacement measurement method capable of measuring displacement of a highly integrated semiconductor pattern.
종래의 반도체 패터닝(patterning) 공정에서는 레티클(reticle)상의 스크라이브 라인(scribe line)(도시 생략됨) 내부의 소정 위치에 오버레이 마크(overlay mark)를 전사하여 패턴 변위를 측정하였다. 이러한 오버레이 마크는 도 1에 도시되어 있다.In a conventional semiconductor patterning process, an overlay mark is transferred to a predetermined position inside a scribe line (not shown) on a reticle to measure pattern displacement. Such overlay marks are shown in FIG. 1.
도 1에 도시한 바와 같이, 오버레이 마크는 한 변(A)이 20∼30㎛의 외부 박스(outer box)(10)와, 한 변(B)이 10∼20㎛의 내부 박스(inner box)(20)로 이루어져 있으며, 각 박스(10),(20)의 바(bar)의 폭(C)은 2㎛이다.As shown in Fig. 1, the overlay mark includes an outer box 10 having a side A of 20 to 30 mu m, and an inner box having a side B of 10 to 20 mu m. It consists of 20, the width (C) of the bar (bar) of each box 10, 20 is 2㎛.
외부 박스(10)는 패터닝 공정의 제1층의 레티클 스크라이브 라인(도시 생략)내에 전사되고, 내부 박스(20)는 제2층의 레티클 스크라이브 라인(도시 생략)내에 전사되는데, 변위 측정은 이러한 외부 및 내부 박스(10),(20)의 정렬 상태가 동일한 비율로 전사되는지를 검사하는 것이다.The outer box 10 is transferred into a reticle scribe line (not shown) of the first layer of the patterning process, and the inner box 20 is transferred into a reticle scribe line (not shown) of the second layer, the displacement measurement being And whether the alignment of the inner boxes 10 and 20 is transferred at the same ratio.
즉, 외부 박스(10)와 내부 박스(20)를 오버랩(over-lap)시키면, 도시한 바와 같이, 크기가 작은 내부 박스(20)가 외부 박스(10) 내부에 포함되는 바, 외부 박스(10)의 바 안쪽과 내부 박스(20)의 바 바깥쪽간의 거리 비율을 측정하여 패턴 변위를 측정할 수 있다.That is, when the outer box 10 and the inner box 20 overlap, the inner box 20 having a smaller size is included in the outer box 10 as shown in the figure. The pattern displacement may be measured by measuring a distance ratio between the inside of the bar of 10) and the outside of the bar of the inner box 20.
이러한 오버레이 마크를 이용한 패턴 변위 측정 방법은 반도체 패터닝 공정의 보다 정확한 패턴 형성에 지대한 공헌을 하였으나, 패턴이 미세화 또는 고집적화 됨에 따라 일반적인 오버레이 마크를 이용하여 패턴 변위를 측정하는데는 한계에 다다르게 되었다.This method of measuring the pattern displacement using the overlay mark has made a great contribution to more accurate pattern formation in the semiconductor patterning process. However, as the pattern becomes finer or more highly integrated, the pattern displacement measurement method has reached its limit.
즉, 패턴이 미세화 되면 박스 또는 바 형태의 오버레이 마크도 함께 미세화 (예를 들어, 1㎛이내)되는 바, 이 박스 형태의 오버레이 마크가 빛의 회절에 의해 홀(hole) 형태로 변형되거나, 미세화된 패턴 라인들이 빛의 회절에 의해 상호 중첩되는 경우가 발생하는 것이다.That is, when the pattern is miniaturized, the box or bar-shaped overlay mark is also refined (for example, within 1 μm), and the box-shaped overlay mark is deformed into a hole form by diffraction of light, or refined. When the patterned lines overlap each other due to the diffraction of light, it occurs.
따라서, 종래의 오버레이 마크를 이용한 패턴 변위 측정 방법에서는, 일반적인 조명계, 예컨대, 수은등이 아닌, 전자빔을 사용(패턴의 고집적화에 따른 결과)하여 패터닝 공정을 수행하는 경우, 패턴 변위 측정이 불가능하다는 문제가 제기되었다.Therefore, in the conventional pattern displacement measurement method using the overlay mark, when the patterning process is performed using an electron beam (as a result of the high integration of the pattern) instead of a general illumination system such as mercury lamp, there is a problem that the pattern displacement measurement is impossible Was raised.
따라서, 본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 레티클(reticle)상의 제1층 테스트 모듈(test module)과, 피치(pitch) 비율의 조절이 가능한 제2층 테스트 모듈을 각각 패터닝하고, 패터닝 결과로 생성되는 외부 라인(outer line)과 내부 라인(inner line)간의 차값에 따라 패턴 변위를 측정하여, 회절에 의한 라인간의 중첩을 방지하도록 한 반도체 미세 패턴 변위 측정 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problem, and the first layer test module on the reticle (reticle) and the second layer test module capable of adjusting the pitch ratio (pattern), respectively, To measure the pattern displacement according to the difference between the outer line and the inner line generated as a result of the patterning, to provide a method for measuring the semiconductor fine pattern displacement to prevent the overlap between the lines by diffraction. There is this.
이러한 목적을 달성하기 위하여 본 발명은, 라인 형태의 제1층 테스트 모듈과 제2층 테스트 모듈을 각각의 레티클(reticle)상에 작성하는 단계와; 기판 층을 제공하는 단계와; 기판 층상에 제1층 테스트 모듈을 전사시켜 제1라인을 형성하는 단계와; 제1라인이 형성된 기판 층상에 감광막(photoresist)을 도포하는 단계와; 제2층 테스트 모듈을 전사시켜 기판 층상에 제2라인을 형성하는 단계와; 제1라인과 제2라인을 오버레이(overlay)시키는 단계와; 오버레이되는 제1라인과 제2라인의 일측 및 타측 간격을 측정하는 단계와; 측정되는 일측 및 타측 간격의 차 값을 연산하는 단계로 이루어지는 것을 특징으로 하는 반도체 미세 패턴 변위 측정 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of: writing a first layer test module and a second layer test module in line form on each reticle; Providing a substrate layer; Transferring the first layer test module onto the substrate layer to form a first line; Applying a photoresist on the substrate layer on which the first line is formed; Transferring the second layer test module to form a second line on the substrate layer; Overlaying the first line and the second line; Measuring the distance between one side and the other side of the first and second lines to be overlaid; It provides a semiconductor fine pattern displacement measuring method comprising the step of calculating the difference value between the measured one side and the other side interval.
도 1은 통상의 반도체 패턴 변위(displacement) 측정에 사용되는 오버레이 마크(overlay mark)를 개략적으로 도시한 도면,1 schematically shows an overlay mark used in a conventional semiconductor pattern displacement measurement;
도 2a는 본 발명의 일실시예에 따른 제1층 테스트 모듈(test module)의 구성도,2A is a block diagram of a first layer test module according to an embodiment of the present invention;
도 2b는 본 발명의 다른 실시예에 따른 제2층 테스트 모듈의 구성도,2B is a configuration diagram of a second layer test module according to another embodiment of the present invention;
도 3은 도 2a 및 도 2b의 테스트 모듈을 통해 전사되는 결과로 발생되는 외부 라인(outer line)과 내부 라인(inner line)간의 차 값을 측정하는 과정을 설명하기 위한 기판 층의 단면도,3 is a cross-sectional view of a substrate layer for explaining a process of measuring a difference value between an outer line and an inner line generated as a result of being transferred through the test module of FIGS. 2A and 2B;
도 4는 도 3의 A부분을 확대한 도면.4 is an enlarged view of a portion A of FIG. 3;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 기판 층100: substrate layer
102 : 감광막102: photosensitive film
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2a는 본 발명의 일실시예에 따른 제1층 테스트 모듈(test module)의 구성도로서, 라인(line)(a)과 스페이스(space)(b-a)가 동일한 비율로 형성되어 있으며, 도 2b는 본 발명의 다른 실시예에 따른 제2층 테스트 모듈의 구성도로서, 라인(c)과 스페이스(d-c)가 동일한 비율로 형성되어 있다.FIG. 2A is a configuration diagram of a first layer test module according to an embodiment of the present invention, in which a line (a) and a space (ba) are formed at the same ratio, and FIG. 2B. Is a configuration diagram of a second layer test module according to another embodiment of the present invention, in which a line c and a space dc are formed at the same ratio.
여기서, 도 2b의 라인(c)과 스페이스(d-c)를 합한 거리(d)를 본 실시예에서는 피치(pitch)라고 명명하였으며, 이러한 피치에 대한 상세한 설명은 하기에 기술하기로 한다.Here, the distance d, which is the sum of the line c and the space d-c of FIG. 2B, is called a pitch in this embodiment, and a detailed description of the pitch will be described below.
도 3은 도 2a 및 도 2b의 테스트 모듈을 통해 전사되는 결과로 발생되는 외부 라인(outer line)과 내부 라인(inner line)간의 차 값을 측정하여 반도체 패턴 변위를 측정하는 과정을 설명하기 위한 기판 층의 단면도이다.FIG. 3 is a substrate for describing a process of measuring a semiconductor pattern displacement by measuring a difference value between an outer line and an inner line generated as a result of transferring through the test module of FIGS. 2A and 2B. It is a cross-sectional view of the layer.
도 3에 도시한 바와 같이, 제공되는 기판 층(100)상에 상술한 도 2a에 도시된 바 있는 제1층 테스트 모듈을 전사시켜 외부 라인(a')을 형성한다. 이러한 외부 라인(a')의 형성을 위해서는 식각(etching) 공정이 수반되며, 이러한 공정 기술은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있는 바, 구체적인 설명은 생략하기로 한다.As shown in FIG. 3, the first layer test module as shown in FIG. 2A is transferred onto the provided substrate layer 100 to form an outer line a '. Etching (etching) is involved in the formation of the external line (a '), and those skilled in the art will readily know, and detailed description thereof will be omitted. .
외부 라인(a')이 형성된 기판 층(100)상에 감광막(photoresist)(102)을 도포(감광막 도포 과정은 공지된 기술인 바, 도시 생략됨)하고, 상술한 도 2b에 도시된 바 있는 제2층 테스트 모듈을 전사시켜 내부 라인(c')을 형성한다.A photoresist 102 is applied onto the substrate layer 100 on which the outer line a 'is formed (the photoresist coating process is a well-known technique and is not shown), and the second agent as shown in FIG. The two layer test module is transferred to form an inner line c '.
즉, 도 3에 도시한 바와 같이, 내부 라인(c')이 외부 라인(a')에 포함된 패턴을 갖는 기판 층(100)이 형성되는 것이다. 본 실시예에서는 이러한 외부 라인(a')과 내부 라인(c')을 오버레이(overlay)시켜 각 라인(a'),(c')간의 변위를 측정하므로써, 반도체 미세 패턴의 변위를 용이하게 측정할 수 있도록 구현하였다.That is, as shown in FIG. 3, the substrate layer 100 having a pattern in which the inner line c 'is included in the outer line a' is formed. In this embodiment, the displacement of the semiconductor fine pattern is easily measured by measuring the displacement between each of the lines a 'and (c') by overlaying the outer line a 'and the inner line c'. Implemented to do so.
본 발명에 따른 외부 라인(a')과 내부 라인(c')간의 변위 측정 과정은, 도 3의 A부분을 확대한 도면인 도 4를 참조하여 상세하게 설명한다.The displacement measuring process between the outer line a 'and the inner line c' according to the present invention will be described in detail with reference to FIG. 4, which is an enlarged view of portion A of FIG. 3.
도 4에 도시한 바와 같이, 외부 라인(a')과 내부 라인(c')간의 변위 측정 과정은 외부 라인(a')과 내부 라인(c')을 오버레이시키는 과정을 포함하는 바, 오버레이되는 외부 라인(a')과 내부 라인(c')의 일측 간격(X)과 타측 간격(Y)을 측정하여 각 라인(a'),(c')간의 변위를 측정할 수 있다.As shown in FIG. 4, the process of measuring displacement between the outer line a 'and the inner line c' includes overlaying the outer line a 'and the inner line c'. The displacement between each of the lines a 'and c' may be measured by measuring the distance X and the distance Y between the outer line a 'and the inner line c'.
즉, 측정되는 일측 간격(X)과 타측 간격(Y)의 차 값을 연산하고, 그 차 값에 따른 변화 정도를 판단하여 각 라인(X),(Y)간의 변위를 측정하므로써, 반도체 미세패턴의 변위를 측정할 수 있는 것이다.That is, the semiconductor fine pattern is calculated by calculating the difference value between the measured one side distance X and the other side distance Y, determining the degree of change according to the difference value, and measuring the displacement between each line X and Y. The displacement of can be measured.
한편, 본 발명에서는, 반도체 미세 패턴 변위 측정을 보다 정확히 수행하기 위해(패턴의 고집적화에 따른 각 라인간의 회절에 의한 중첩을 보다 효과적으로 제거하기 위해) 상술한 도 2b의 제2층 테스트 모듈의 피치 비율의 조절이 가능하도록 구현하였다.Meanwhile, in the present invention, the pitch ratio of the second layer test module of FIG. 2B described above in order to more accurately perform semiconductor fine pattern displacement measurement (to more effectively eliminate overlap due to diffraction between lines due to high integration of patterns). Implemented to enable the adjustment of.
즉, 아래의 표에 나타난 바와 같이, 피치 비율은 제2층 테스트 모듈의 라인과 스페이스간의 간격비로서, 본 실시예에서는 1 : 4까지 설정이 가능하도록 구현하였다. 즉, 제2층 테스트 모듈의 스페이스 폭을 라인 폭의 4배까지 가변시켜, 라인과 라인간의 간격을 충분히 유지한 상태로 패턴 변위를 측정하게 한 것이다.That is, as shown in the table below, the pitch ratio is the spacing ratio between the line and the space of the second layer test module. In this embodiment, the pitch ratio is set to be 1: 4. In other words, the space width of the second layer test module is varied up to four times the line width so that the pattern displacement is measured while keeping the space between the lines sufficiently.
이러한 피치 비율 조정으로 이후 패터닝되는 내부 라인(c')간에는 중첩 현상이 발생되지 않을 것이며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진자는 용이하게 알 수 있을 것이다.This pitch ratio adjustment will not cause overlap between internal lines c 'that are subsequently patterned, and this fact will be readily apparent to those of ordinary skill in the art.
이상 설명한 바와 같이, 본 발명은 오버레이 마크가 아닌 내부 라인과 외부 라인간의 차를 연산하여 반도체 미세 패턴 변위를 측정할 수 있도록 하였을 뿐만 아니라, 테스트 모듈의 라인간 스페이스를 가변시킬 수 있도록 구현하였다.As described above, the present invention not only can measure the semiconductor fine pattern displacement by calculating the difference between the internal line and the external line but also the overlay mark, and implements the method so that the space between the lines of the test module can be changed.
따라서, 본 발명은 패턴의 고집적화 및 조명계의 발달에 적응적으로 대처하여, 보다 정확하고 미세한 패턴 변위 측정을 수행할 수 있는 효과가 있다.Therefore, the present invention has the effect of adaptively coping with the high integration of the pattern and the development of the illumination system, and can perform more accurate and fine pattern displacement measurement.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067899A KR100355771B1 (en) | 1999-12-31 | 1999-12-31 | Method for measuring a pattern displacement in a photomasking process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067899A KR100355771B1 (en) | 1999-12-31 | 1999-12-31 | Method for measuring a pattern displacement in a photomasking process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010066300A KR20010066300A (en) | 2001-07-11 |
| KR100355771B1 true KR100355771B1 (en) | 2002-10-19 |
Family
ID=19634988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067899A KR100355771B1 (en) | 1999-12-31 | 1999-12-31 | Method for measuring a pattern displacement in a photomasking process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100355771B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181051A (en) * | 1994-12-22 | 1996-07-12 | Nikon Corp | Distortion measuring method |
| KR960026517A (en) * | 1994-12-29 | 1996-07-22 | 김주용 | Superposition degree measurement mark and its manufacturing method |
| KR970018319A (en) * | 1995-09-27 | 1997-04-30 | 김주용 | Process defect inspection method of semiconductor device |
| JPH10335229A (en) * | 1997-06-04 | 1998-12-18 | Citizen Watch Co Ltd | Mask misalignment evaluation test pattern |
| KR19990083365A (en) * | 1998-04-22 | 1999-11-25 | 가나이 쓰토무 | Semiconductor manufacturing method and manufacturing apparatus, and semiconductor device being manufactured thereby |
-
1999
- 1999-12-31 KR KR1019990067899A patent/KR100355771B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181051A (en) * | 1994-12-22 | 1996-07-12 | Nikon Corp | Distortion measuring method |
| KR960026517A (en) * | 1994-12-29 | 1996-07-22 | 김주용 | Superposition degree measurement mark and its manufacturing method |
| KR970018319A (en) * | 1995-09-27 | 1997-04-30 | 김주용 | Process defect inspection method of semiconductor device |
| JPH10335229A (en) * | 1997-06-04 | 1998-12-18 | Citizen Watch Co Ltd | Mask misalignment evaluation test pattern |
| KR19990083365A (en) * | 1998-04-22 | 1999-11-25 | 가나이 쓰토무 | Semiconductor manufacturing method and manufacturing apparatus, and semiconductor device being manufactured thereby |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010066300A (en) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7190824B2 (en) | Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same | |
| US7349105B2 (en) | Method and apparatus for measuring alignment of layers in photolithographic processes | |
| US6301008B1 (en) | Arrangement and method for calibrating optical line shortening measurements | |
| US20050156335A1 (en) | Marks and method for multi-layer alignment | |
| KR20000029347A (en) | Reticle having mark for detecting alignment and method for detecting alignment | |
| US6420077B1 (en) | Contact hole model-based optical proximity correction method | |
| JP3511552B2 (en) | Superposition measurement mark and measurement method | |
| JPH08321450A (en) | Correction of mask pattern, formation of pattern, and photomask | |
| KR100355771B1 (en) | Method for measuring a pattern displacement in a photomasking process | |
| US6338926B1 (en) | Focus measurement method | |
| KR100519374B1 (en) | Method for measuring overlay of semiconductor device | |
| US20030203288A1 (en) | Overlay measuring pattern, photomask, and overlay measuring method and apparatus | |
| KR100457223B1 (en) | Method for forming overlay measurement pattern capable of using with a alignment mark | |
| US5616438A (en) | Reticle and a method for measuring blind setting accuracy using the same | |
| KR100349106B1 (en) | Method for measuring a pattern displacement in a photomasking process | |
| JP3351382B2 (en) | Superposition accuracy measurement method. | |
| KR100355772B1 (en) | Method for measuring a hole pattern in a scanning electronic microscope | |
| US7306882B2 (en) | Phase shift mask including a substrate with recess | |
| KR20050111821A (en) | Overlay mark | |
| KR100323722B1 (en) | align measurement using overlay pattern | |
| KR20040059251A (en) | Overlay mark with multiple box-type marks on one layer | |
| KR20020073093A (en) | Shot configuration measuring mark and transfer error detection method using the same | |
| KR20000043985A (en) | Overlay pattern for measuring alignment accuracy and forming method thereof | |
| KR100352836B1 (en) | Mark for measuring overlap accuracy in semiconductor device | |
| KR100187661B1 (en) | Forming method of monitoring bar for semiconductor chip area |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090825 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |