KR100353807B1 - 고유전체 캐패시터의 하부전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조기술에 관한 것으로, 특히 탄탈륨 산화막(Ta2O5), (Ba, Sr)TiO3(BST)등의 고유전 물질을 유전체막으로 사용하는 고집적 메모리 소자의 캐패시터 하부전극 형성 공정에 관한 것이며, 실리콘 산화막을 하드 마스크로 사용하면서 하부전극 물질과 하드 마스크간의 접착력 문제 및 층간절연막의 손실 문제를 해결할 수 있는 고유전체 캐패시터의 하부전극 형성방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 고유전체 캐패시터의 하부전극 형성방법은, 층간절연막 및 적어도 그 상부에 제공되는 확산방지막이 형성된 기판 전체 구조 상부에 하부전극용 금속막을 형성하는 단계; 상기 하부전극용 금속막 상부에 차례로 적층된 제1TiN막 및 실리콘산화막의 하드마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 하부전극용 금속막을 패터닝하되, 상기 확산방지막이 잔류하도록 하는 단계; 상기 실리콘산화막을 제거하는 단계; 및 잔류하는 상기 확산방지막 및 상기 제1TiN막을 제거하는 단계를 포함한다.

Description

고유전체 캐패시터의 하부전극 형성방법{A METHOD FOR FORMING LOWER ELECTRODE OF HIGH DIELECTRICS CAPACITOR}
본 발명은 반도체 제조기술에 관한 것으로, 특히 탄탈륨 산화막(Ta2O5), (Ba, Sr)TiO3(BST)등의 고유전 물질을 유전체막으로 사용하는 고집적 메모리 소자의캐패시터 하부전극 형성 공정에 관한 것이다.
현재 반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(Static RAM)으로 나뉘지며, 이 중에서도 DRAM은 1개의 트랜지스터(transister)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성되어 집적도에서 가장 유리하기 때문에 메모리 시장을 주도하고 있다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256M이나 1G급 DRAM이 양산단계에 근접하고 있다.
이와 같이 DRAM의 집적도가 높아질수록 메모리 셀의 면적은 256M DRAM의 경우 0.5㎛2, 셀의 기본구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256M DRAM 이상에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.
즉, 64M DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다.
이러한 이유로 캐패시턴스의 확보를 위해 그 표면적을 늘리는 방안이 제시되고 지금까지 이에 대한 연구가 계속되고 있다. 캐패시터의 하부전극 표면적을 증가시키기 위해서 3차원 구조의 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러가지 기술이 제안된 바가 있다.
그러나, 256M DRAM 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 표면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다.
이와 같은 문제점을 해결하기 위해서, 종래 SiO2/Si3N4계 유전물질(유전율≒7)에서 보다 높은 유전상수를 갖는 탄탈륨 산화막(Ta2O5), (Ba, Sr)TiO3등의 고유전 물질(유전율≒300)을 캐패시터의 유전체막으로 사용하는 고유전체 캐패시터가 제안 되었다.
그런데, 이와 같은 고유전물질의 유전상수는 캐패시터의 하부전극에 따라 크게 달라지게 되며, 지금까지의 연구결과로는 하부전극 재료로 백금(Pt), 이리듐(Ir) 등의 금속이 우수한 특성을 가진다고 알려져 있다. 그런데, 이러한 전극물질들을 용이하게 식각할 수 있는 기술이 아직까지 개발되지 않고 있다.
이러한 물질들의 식각은 플라즈마 내에서 이온들의 강한 충격을 사용하는 스퍼터(sputter) 식각이 주 식각 메카니즘이므로 선택비가 낮기 때문에 감광막(photoresist)만으로는 식각선택비를 확보할 수 없다. 따라서, 별도의 하드 마스크(hard mask)가 요구되고 있다.
현재, 캐패시터 전극 패터닝을 위한 하드 마스크로 여러가지 물질들이 연구되고 있다. 그 중 여러공정에서 가장 널리 사용하고 있는 실리콘 산화막은 식각특성이 우수한 장점이 있는 반면, 하부전극 식각 완료 후 하드 마스크로 사용된 실리콘 산화막의 제거 시 하부층 산화막(층간절연막)의 손실이 유발되는 문제점을 가지고 있다. 또한, 실리콘 산화막과 백금, 이리듐과의 접촉상태가 대단히 불량하기 때문에 항상 리프팅(lifting)이 발생할 우려가 있다.
이러한 실리콘 산화막 사용에 따른 문제점을 해결하고자 하드 마스크의 재료로 TiN을 사용하려는 공정이 개발 중에 있으나, 이 공정 또한 TiN막을 두껍게 증착할 경우 TiN자체의 스트레스(stress)로 인하여 균열이 발생하기 때문에 얇은 두께로 적용해야 하는데, 이처럼 얇은 두께의 TiN막을 하드마스크로 적용하게 되면 하부전극 식각 시 TiN 패턴의 에지(edge)부분에서 손실을 유발하여 안정된 하부전극 패턴을 얻을 수 없는 결과를 초래하게 된다.
또한, TiN을 하드 마스크로 사용하는 경우 하부전극 물질과의 식각선택비를 고려하여 케미컬(chemical)의 선정에도 제약이 따르는 문제점이 있다. 즉, TiN을 하드 마스크로 사용하는 경우 반드시, 산소(O2) 가스를 첨가하여 TiON으로 바꾸어 주는 과정을 거쳐야만 충분한 식각선택비를 얻을 수 있게 된다. 그러나, 이 산소 가스의 사용은 하부전극 물질의 식각특성을 감소시키는 문제점이 유발하게 된다.
본 발명은 실리콘 산화막을 하드 마스크로 사용하면서 하부전극 물질과 하드 마스크간의 접착력 문제 및 층간절연막의 손실 문제를 해결할 수 있는 고유전체 캐패시터의 하부전극 형성방법을 제공하는데 그 목적이 있다.
도1a 및 내지 도1e는 본 발명의 일실시예에 따른 하드 마스크를 사용한 캐패시터의 하부전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
14 : 하부전극용 금속막
15 : TiN막
16 : 실리콘산화막
상기 목적을 달성하기 위한 본 발명의 특징적인 고유전체 캐패시터의 하부전극 형성방법은, 층간절연막 및 적어도 그 상부에 제공되는 확산방지막이 형성된 기판 전체 구조 상부에 하부전극용 금속막을 형성하는 단계; 상기 하부전극용 금속막 상부에 차례로 적층된 제1TiN막 및 실리콘산화막의 하드마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 하부전극용 금속막을 패터닝하되, 상기 확산방지막이 잔류하도록 하는 단계; 상기 실리콘산화막을 제거하는 단계; 및 잔류하는 상기 확산방지막 및 상기 제1TiN막을 제거하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1e는 본 발명의 일실시예에 따른 하드 마스크를 사용한 캐패시터의 하부전극 형성공정을 도시한 도면이다.
본 발명의 일실시예는 먼저, 도1a에 도시된 바와 같이 소정의 하부층이 형성된 반도체 기판(10) 상부에 층간절연막(11)을 형성하고, 이를 선택식각하여 캐패시터의 하부전극 콘택을 위한 콘택홀을 형성한 후 폴리실리콘으로 상기 콘택홀을 매립하여 콘택 플러그(12)를 형성한다. 다음으로, 캐패시터 하부전극의 금속원소가 하부층으로 확산되는 것을 방지하기 위하여, 전체 구조물의 상부에 확산방지막으로TiN막(13)을 형성한다. 이때, TiN막(13)을 대신하여 TiAlN을 사용할 수도 있다.
계속하여, TiN막(13)의 상부에 캐패시터 하부전극용 금속막(14)을 형성한다. 하부전극용 금속막(14)으로는 백금(Pt), 이리듐(Ir) 등을 사용한다.
다음으로, 상기 하부전극용 금속막(14)과 이후 형성될 산화막(16)과의 접착특성을 위한 접착층 역할을 위해 200 ~ 600Å 정도의 얇은 TiN층(15)을 증착한 후 상기 TiN층(15) 상부에 하드 마스크용 실리콘 산화막(16)을 3000 ~ 6000Å 정도 증착한다. 이어서, 실리콘 산화막(16) 상부에 캐패시터 하부전극 마스크를 사용하여 감광막 패턴(17)을 형성한다.
다음으로, 도1b에 도시된 바와 같이 상기 감광막 패턴(17)을 식각마스크로 하여 상기 실리콘 산화막(16) 및 상기 TiN층(15)을 선택식각하여 하드 마스크 패턴을 형성한 후 상기 감광막 패턴(17)을 제거한다.
다음으로, 도1c에 도시된 바와 같이 실리콘 산화막(16)을 식각 마스크로 하여 상기 하부전극용 금속막(14)을 선택식각한다. 이때의 식각방법으로는 플라즈마 건식식각법을 사용하는데, 이를 보다 구체적으로 살펴본다.
식각제로는 Cl2가스 및 Ar가스를 사용하여 식각공정을 수행하고, 하부전극용 금속막(14)의 식각이 완료되어 하부전극용 금속막(14)의 하부에 위치한 확산방지막(13)이 노출되는 시점을 종말점(endpoint)으로 하도록 설정한다. 이후, 잔류된 하부전극용 금속막(14)에 대한 과도식각(over etch) 수행 시 O2가스를 첨가시켜 노출된 확산방지막(13)을 구성하고 있는 TiN을 스퍼터에 대단히 안정한 물질인 TiON층(13a)으로 개질시킨다. 이때, TiAlN을 확산방지막으로 사용하는 경우에는 TiAlON이 형성된다. 이렇게 개질된 TiON층(13a)은 식각정지층의 역할을 수행하게 되어 하부층의 손실을 방지하게 된다.
다음으로, 도1d에 도시된 바와 같이 HF 또는 BOE(Buffered Oxide Etchant)용액을 사용한 습식식각법으로 하부전극용 금속막(14) 식각 시 하드 마스크로 사용된 실리콘 산화막(16)을 제거한다.
마지막으로, 도1e에 도시된 바와 같이 CF계 가스를 사용한 플라즈마 건식식각법을 사용하여 상기 TiN층(15) 및 상기 TiON층(13a)을 제거한다. 이후, 통상의 고유전체 박막 및 상부전극 형성공정을 진행한다.
상기 종래기술인 실리콘 산화막을 하드 마스크로 사용하는데 있어서 문제점으로 지적된 것은, 실리콘 산화막의 제거 시 하부의 층간절연막의 손실이 발생하는 것과 실리콘 산화막이 하부전극(백금, 이리듐 등)과 접착력이 떨어진다는 것이다.이에 본 발명은, 얇은 TiN막의 채용으로 실리콘 산화막의 접착력 저하에 따른 리프팅 문제를 해결하고, 실리콘 산화막 제거 시 하부층의 층간절연막이 노출되지 않도록 확산방지막을 잔류시켜 층간절연막의 손실을 방지하였다. 한편, 본 발명에서는 TiN을 실질적인 하드 마스크로 사용하지 않기 때문에 TiN 하드 마스크의 사용에 따른 하부전극 손실, 식각특성 저하 등의 문제점을 근본적으로 해결할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 실시예에서는 TiN(또는 TiAlN) 확산방지막을 TiON(또는 TiAlON)으로 개질하는 경우를 일례로 들어 설명하였으나, 본 발명은 TiON(또는 TiAlON)으로의 개질없이 TiN(또는 TiAlN)을 잔류시킨 상태에서 실리콘 산화막을 제거할 수도 있다.
본 발명은 실리콘 산화막 하드 마스크의 적용에 따른 층간절연막 손실 및 하부전극과의 접착력 저하를 완전히 해결하였으며, 이에 따라 안정된 하부전극 식각 특성을 확보할 수 있는 효과가 있다.

Claims (6)

  1. 층간절연막 및 적어도 그 상부에 제공되는 확산방지막이 형성된 기판 전체 구조 상부에 하부전극용 금속막을 형성하는 단계;
    상기 하부전극용 금속막 상부에 차례로 적층된 제1TiN막 및 실리콘산화막의 하드마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 하여 상기 하부전극용 금속막을 패터닝하되, 상기 확산방지막이 잔류하도록 하는 단계;
    상기 실리콘산화막을 제거하는 단계; 및
    잔류하는 상기 확산방지막 및 상기 제1TiN막을 제거하는 단계
    를 포함하는 고유전체 캐패시터의 하부전극 형성방법.
  2. 제1항에 있어서,
    상기 확산방지막이,
    제2TiN막 또는 TiAlN막인 것을 특징으로 하는 고유전체 캐패시터의 하부전극 형성방법.
  3. 제1항에 있어서,
    상기 하부전극용 금속막이,
    백금 또는 이리듐을 포함하는 것을 특징으로 하는 고유전체 캐패시터의 하부전극 형성방법.
  4. 제1항에 있어서,
    상기 금속막 패터닝 단계에서,
    Cl2/Ar 가스를 사용하여 상기 하부전극용 금속막을 선택식각하는 제6 단계와, 상기 Cl2/Ar 가스에 O2가스를 더 첨가하여 노출된 상기 제2TiN막 또는 상기 TiAlN막을 TiON막 또는 TiAlON막으로 개질하는 제7 단계를 더 포함하는 것을 특징으로 하는 고유전체 캐패시터의 하부전극 형성방법.
  5. 제1항에 있어서,
    상기 제1TiN막의 두께가 200 ~ 600Å인 것을 특징으로 하는 고유전체 캐패시터의 하부전극 형성방법.
  6. 제1항에 있어서,
    상기 실리콘산화막의 두께가 3000 ~ 6000Å인 것을 특징으로 하는 고유전체 캐패시터의 하부전극 형성방법.
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