KR100351954B1

KR100351954B1 - 이더넷 리피팅 회로

Info

Publication number: KR100351954B1
Application number: KR1019990045154A
Authority: KR
Inventors: 이정권
Original assignee: 엘지전자 주식회사
Priority date: 1999-10-18
Filing date: 1999-10-18
Publication date: 2002-09-12
Also published as: KR20010037571A

Abstract

본 발명은 이더넷(Ethernet) 리피팅(Repeating) 회로에 관한 것으로, 특히 고속 이더넷 로직(Logic)에 접속시켜 고속 데이터(data)를 수용할 수 있도록 한 이더넷 리피팅 회로에 관한 것이다.

본 발명은 상위 계층과 접속하는 MAC(Media Access Control)와, 라인을 통해 단말 장치에 접속하는 다수 개의 잭과, 해당 잭을 통해 단말 장치와 데이터를 송수신하는 다수 개의 트랜스포머를 구비하는 이더넷 리피팅 회로에 있어서, 자동 센싱 기능에 의해 입력 데이터의 속도를 감지하여 고속 데이터 또는 저속 데이터를 리피팅시켜 다시 상기 잭의 다른 포트로 전송하거나 상호 리피팅 백플레인 인터페이스를 통해서 다른 리피터로 전송하는 다수 개의 패스트 이더넷 리피터와; 상기 MAC와 패스트 이더넷 리피터간의 데이터 송수신을 위해서 신호 레벨 및 타이밍에 맞추어 해당 데이터를 변환시켜 주는 논리 회로부와; MII(Media Independent Interface)를 이용해 상기 저속 데이터를 상기 고속 데이터로 변환하거나 상기 고속 데이터를 상기 저속 데이터로 변환하는 브리지 제어부와; 상기 고속 데이터를 상기 저속 데이터로 변환할 경우에 상기 고속 데이터를 잠시 버퍼링해 주는 메모리부를 포함하여 이루어진 것을 특징으로 한다. 다르게는, 상기 각 패스트 이더넷 리피터는 상기 저속 데이터를 다른 리피터로 전송하기 위한 제1상호 리피팅 백플레인 인터페이스와 상기 고속 데이터를 다른 리피터로 전송하기 위한 제2상호 리피팅 백플레인 인터페이스를 통해 서로 내부적으로 연결시켜 주고 있으며, 상기 브리지 제어부 대신에 브리지 제어 기능을 내장하여 상기 저속 데이터를 상기 고속 데이터로 변환하거나 상기 고속 데이터를 상기 저속 데이터로 변환하는 것을 특징으로 한다.

Description

이더넷 리피팅 회로 {Ethernet Repeating Circuit}

본 발명은 이더넷 리피팅 회로에 관한 것으로, 특히 고속 이더넷 로직(Logic)에 접속시켜 고속 데이터를 수용할 수 있도록 한 이더넷 리피팅 회로에 관한 것이다.

일반적인 10(Mbps)의 이더넷 리피터 회로는 도 1에 도시된 바와 같이, MAC(11)와, 10(Mbps) 송수신부(Transceiver; 12)와, 다수 개의 10(Mbps) 리피터(13-1 ~ 13-n)와, 다수 개의 트랜스포머(14-1 ~ 14-n)와, 다수 개의 RJ45 모듈라(Modular) 잭(15-1 ~ 15-n)을 포함하여 이루어져 있다.

상기 MAC(11)는 MAC 기능을 내장한 CPU(Central Processing Unit)를 사용해도 되는데, 상기 송수신부(12)로부터 인가받은 데이터를 상위 계층으로 전달해 주거나 상위 계층으로부터 인가받은 데이터를 상기 송수신부(12)에 전달해 준다. 여기서, 해당 MAC이란 OSI(Open Systems Interconnection) 참조 모델의 데이터 링크 계층의 일부로서 동일한 매체를 여러 노드(Node)가 공유하는 특성상에 존재하는 LAN(Local Access Network) 고유의 계층이다.

상기 송수신부(12)는 OSI 7 계층(Layer) 중 제1계층에 해당하는 데이터의 물리적 변환 처리를 수행하고 해당 처리된 데이터를 상기 MAC(11) 또는 MAC 기능을 내장한 CPU로 전달해 주거나 상기 MAC(11)로부터 인가되는 데이터를 상기리피터(13-1 ~ 13-n)로 전달해 준다.

상기 리피터(13-1 ~ 13-n)는 제공하고자하는 포트(Port)의 수에 따라 2 개 부품 이상이 사용되며, 각 포트로부터 인가되는 데이터(Data)나 상기 송수신부(12)로부터 수신한 데이터를 다시 각 포트로 보내는 기능을 수행한다. 또한, 상기 각 리피터(13-1 ~ 13-n) 사이는 10(Mbps)의 상호 리피팅 백플레인(Inter-repeating Backplane)을 통해 연결되어 있다.

상기 트랜스포머(14-1 ~ 14-n)는 제공하고자하는 포트의 수에 따라 최적의 것이 선택되며, 상기 각 리피터(13-1 ~ 13-n)와 상기 각 잭(15-1 ~ 15-n)의 사이에 위치하여 내부의 회로 로직들과 외부 라인(Line)간의 절연(Isolation)을 수행한다.

상기 잭(15-1 ~ 15-n)은 외부로 연결되는 이더넷 LAN 포트로서, PC(Personal Computer), 노트북(Notebook) 또는 프린터(Printer) 등과 같이 LAN을 이용하는 단말을 연결해 준다.

상술한 바와 같이 구성된 이더넷 리피터 회로의 동작을 살펴보면 다음과 같다. 여기서, 설명의 편의상으로 크게 2 개의 부분으로 나누어 설명하는데, 하나는 전송 데이터의 리피팅에 관련된 회로가 있고 다른 하나는 데이터의 필터링(Filtering) 또는 포워딩(Forwarding) 기능을 담당하는 MAC 관련 회로가 있다.

상기 리피팅 관련 회로는 OSI 7 계층 중에서 제1계층의 물리 계층에 해당하는데, RJ45 모듈라 잭(15-1 ~ 15-n)과 트랜스포머(14-1 ~ 14-n)를 통해 인가되는데이터가 각 리피터(13-1 ~ 13-n)에 의해 다시 해당 잭(15-1 ~ 15-n)의 나머지 포트로 재전송되거나 송수신부(12)로 전달되어진다. 이때, 상기 송수신부(12)와 각 리피터(13-1 ~ 13-n) 사이의 연결은 통상 AUI(Attachment Unit Interface)가 사용되어진다.

이에, 상기 송수신부(12)는 상기 각 리피터(13-1 ~ 13-n)로부터 인가되는 데이터를 제1계층, 즉 물리 계층에 해당하는 데이터로 변환시키고 해당 변환된 데이터를 MAC(11)로 전달하기 위한 역할을 수행한다. 이때, 송수신부(12)와 MAC(11) 사이의 인터페이스는 통상 7 개의 신호로 구성되는데, 클럭(Clock), 데이터, 송신 인에이블 신호(Transmit Enable Signal) 등이 있다. 여기서, 해당 신호 인터페이스를 위하여 상기 송수신부(12)에서 상기 각 리피터(13-1 ~ 13-n)로부터 인가되는 아날로그(Analog) 신호를 디지털(Digital) 신호로 변환하고 이에 따른 클럭 신호도 생성시켜 상기 MAC(11)로 전달해 준다.

그러면, 상기 MAC(11)는 OSI 7 계층 중에서 제2계층의 MAC 계층으로써, 상기 송수신부(12)로부터 인가되는 데이터의 헤더(Header)를 분석하여 상위 계층으로 포워딩해야 할지 아니면 디스카드(Discard)해야 할지를 결정하는 필터링 역할을 수행한다.

반대로, 상위 계층, 즉 제3계층으로부터 수신되는 패킷은 상기 MAC(11)에 전달되며, 상술한 바와 반대의 순서로 데이터가 전송되어 상기 송수신부(12)와 각 리피터(13-1 ~ 13-n)를 거치면 모든 포트로 전달될 수 있으므로 해당 어드레스를 가진 단말 장치에서 해당 데이터를 수신할 수 있게 된다.

이렇게 하여, 상기 잭(15-1 ~ 15-n)의 한 포트의 단말로부터 인가되는 데이터의 흐름은 나머지의 포트에 연결된 단말이나 장치에도 전달되며, 동일한 세그먼트(Segment)가 아니더라도 패킷의 변환을 통해 해당 데이터는 전달될 수 있다.

이와 같이, 종래의 이더넷 리피터 회로에서는 각 포트에 연결되는 컴퓨터 등의 단말 장치나 허브(Hub)의 데이터 전송 속도를 최대 10(Mbps)으로 제한시킴으로써, 현재 대중화되고 있는 100(Mbps)의 전송 속도를 수용하기 어렵다. 따라서, 대단위 데이터 트래픽이 많은 상황에서 전송 지연이 발생하고 효율적이고 신속한 데이터 처리에 문제를 야기시켜 네트워크(Network)의 장애 요인이 되며, 이를 해소하기 위해서는 많은 비용이 소모되는 원인이 되었다.

전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 이더넷 리피터 회로에서 기존의 10(Mbps) MAC 인터페이스를 활용하여 10 및 100(Mbps) 패스트(Fast) 이더넷 로직에 접속될 수 있도록 변환해 줌으로써, 가정이나 소규모 사무 공간과 같이 많은 LAN 포트를 필요로 하지 않을 경우에 적은 비용으로도 전송 속도의 향상 및 보유하고 있는 자원을 최대한 활용할 수 있도록 하는데 그 목적이 있다.

도 1은 종래의 이더넷(Ethernet) 리피터(Repeater) 회로를 나타낸 구성 블록도.

도 2는 본 발명의 실시 예에 따른 이더넷 리피팅(Repeating) 회로를 나타낸 구성 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

20 : MAC(Media Access Control)

30 : PLD(Programmable Logic Device)

40 : RAM(Random Access Memory)

50 : 브리지 제어부(Bridge Controller)

60-1 ~ 60-n : 리피터

70-1 ~ 70-n : 트랜스포머(Transformer)

80-1 ~ 80-n : 잭(Jack)

상술한 바와 같은 목적을 달성하기 위한 본 발명은 상위 계층과 접속하는 MAC(Media Access Control)와, 라인을 통해 단말 장치에 접속하는 다수 개의 잭과, 해당 잭을 통해 단말 장치와 데이터를 송수신하는 다수 개의 트랜스포머를 구비하는 이더넷 리피팅 회로에 있어서, 자동 센싱 기능에 의해 입력 데이터의 속도를 감지하여 고속 데이터 또는 저속 데이터를 리피팅시켜 다시 상기 잭의 다른 포트로 전송하거나 상호 리피팅 백플레인 인터페이스를 통해서 다른 리피터로 전송하는 다수 개의 패스트 이더넷 리피터와; 상기 MAC와 패스트 이더넷 리피터간의 데이터 송수신을 위해서 신호 레벨 및 타이밍에 맞추어 해당 데이터를 변환시켜 주는 논리 회로부와; MII(Media Independent Interface)를 이용해 상기 저속 데이터를 상기 고속 데이터로 변환하거나 상기 고속 데이터를 상기 저속 데이터로 변환하는 브리지 제어부와; 상기 고속 데이터를 상기 저속 데이터로 변환할 경우에 상기 고속 데이터를 잠시 버퍼링해 주는 메모리부를 포함하여 이루어진 것을 특징으로 한다.

다르게는, 상기 각 패스트 이더넷 리피터는 상기 저속 데이터를 다른 리피터로 전송하기 위한 제1상호 리피팅 백플레인 인터페이스와 상기 고속 데이터를 다른 리피터로 전송하기 위한 제2상호 리피팅 백플레인 인터페이스를 통해 서로 내부적으로 연결시켜 주고 있으며, 상기 브리지 제어부 대신에 브리지 제어 기능을 내장하여 상기 저속 데이터를 상기 고속 데이터로 변환하거나 상기 고속 데이터를 상기 저속 데이터로 변환하는 것을 특징으로 한다.

바람직하게는, 상기 논리 회로부는 상기 MAC로부터 인가되는 7 와이어 인터페이스의 신호를 상호 리피팅 백플레인 인터페이스 신호로 변환시켜 상기 패스트 이더넷 리피터로 전송하며, 상기 패스트 이더넷 리피터로부터 인가되는 상호 리피팅 백플레인 인터페이스 신호를 7 와이어 인터페이스의 신호로 변환시켜 상기 MAC로 전송하는 것을 특징으로 한다.

본 발명은 10 및 100(Mbps)의 패스트 이더넷 LAN 구성 시스템을 7 와이어(Wire) 인터페이스 MAC에 접속하도록 해 주며, 해당 7 와이어 인터페이스 MAC에 접속하기 위한 프로그래밍 방법을 제공하며, PLD와 10 및 100(Mbps)의 패스트 이더넷 리피터간의 인터페이스를 제공해 준다. 이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

본 발명의 실시 예에 따른 이더넷 리피팅 회로는 도 2에 도시한 바와 같이, MAC(20)와, PLD(30)와, RAM(40)과, 2 포트 브리지 제어부(50)와, 다수 개의 10 및 100(Mbps) 패스트 이더넷 리피터(60-1 ~ 60-n)와, 다수 개의 트랜스포머(70-1 ~ 70-n)와, 다수 개의 RJ45 모듈라 잭(80-1 ~ 80-n)을 포함하여 이루어진다.

상기 MAC(20)는 상기 PLD(12)로부터 인가받은 데이터를 상위 계층으로 전달해 주거나 상위 계층으로부터 인가받은 데이터를 상기 PLD(12)에 전달해 준다.

상기 PLD(30)는 내부에 간단한 로직 디바이스들을 개발자의 의도에 맞게 프로그램할 수 있으므로 신호 레벨 및 타이밍에 맞추어 변환시킨 후에 상기 MAC(20)에 연결되어진다.

상기 RAM(40)은 상기 브리지 제어부(50) 또는 리피터(60-1 ~ 60-n)에서 100(Mbps) 데이터를 10(Mbps)으로 변환하는 과정에서 속도 차이 때문에 데이터를 잠시 버퍼링(Buffering)해야 하므로 상기 브리지 제어부(50)에 연결되어진다. 여기서, 대개는 직접적인 연결 인터페이스를 제공해 주며, 상기 리피터(60-1 ~ 60-n)가 브리지 제어 기능을 내장하고 있는 경우에는 상기 RAM(40)은 직접 상기 리피터(60-1 ~ 60-n)에 연결되어진다.

상기 브리지 제어부(50)는 10M 급 단말 장치와 100M 급 장치들에도 서로 데이터를 주고받을 수 있도록 하기 위한 모듈로, 10(Mbps) 데이터를 100(Mbps) 데이터로 변환시키거나 100(Mbps) 데이터를 10(Mbps) 데이터로 변환시켜 준다. 여기서, 상기 리피터(60-1 ~ 60-n)가 브리지 제어 기능을 내장하고 있는 경우에는 상기 브리지 제어부(50)는 필요하지 않다.

상기 리피터(60-1 ~ 60-n)는 브리지 제어 기능을 내장하고 있는 경우도 있으며, 자동 센싱(Auto-sensing) 기능에 의해 입력 데이터의 속도를 감지하여 10(Mbps) 데이터를 처리하는 부분과 100(Mbps) 데이터를 처리하는 부분이 있으며, 다수 개를 사용할 경우에 서로를 내부적으로 연결하기 위해서 10(Mbps)의 제1상호 리피팅 백플레인 인터페이스와 100(Mbps)의 제2상호 리피팅 백플레인 인터페이스를 구비하고 있다. 여기서, 해당 제1상호 리피팅 백플레인 인터페이스는 다시 상기 PLD(30)에 연결된다.

상기 트랜스포머(70-1 ~ 70-n)는 단말 장치가 라인(보통, 트위스트쌍 라인(Twisted Pair Line))을 통해서 접속할 수 있도록 해 주며, 상기 리피터(60-1 ~ 60-n)나 송수신기(설명의 편의를 위해서 도면상에는 도시하지 않았지만)의 특성에 의해 결정되어지는데, 상기 잭(80-1 ~ 80-n)을 통해 인가되는 데이터를 상기 리피터(60-1 ~ 60-n)로 전달해 주거나 상기 리피터(60-1 ~ 60-n)로부터 인가되는 데이터를 상기 잭(80-1 ~ 80-n)으로 전달해 준다.

상기 잭(80-1 ~ 80-n)은 단말 장치가 라인을 통해서 접속할 수 있도록 해 주는데, 단말 장치로부터 데이터를 수신하여 상기 트랜스포머(70-1 ~ 70-n)로 인가해 주거나 상기 트랜스포머(70-1 ~ 70-n)로부터 데이터를 수신하여 단말 장치로 전달해 준다.

상술한 바와 같이 구성된 본 발명의 실시 예에 따른 이더넷 리피팅 회로의 동작을 설명하면 다음과 같다.

먼저, 수신되는 데이터를 처리하는 과정을 살펴보면, 다수 개의 RJ45 모듈라 잭(80-1 ~ 80-n) 중에서 한 포트를 통해 입력되는 데이터는 트랜스포머(70-1 ~ 70-n)를 거쳐 각 10(Mbps) 및 100(Mbps) 패스트 이더넷 리피터(60-1 ~ 60-n)로 전송되어진다. 이때, 해당 데이터의 속도는 해당 리피터(60-1 ~ 60-n)의 자동 센싱 기능에 의해 자동적으로 감지되어진다.

이에, 만약 10(Mbps) 데이터인 경우에는 상기 리피터(60-1 ~ 60-n) 내부의 리피팅 회로를 통해서 리피팅되어 다시 상기 잭(80-1 ~ 80-n)의 다른 포트로 전송되거나 10(Mbps)의 제1상호 리피팅 백플레인 인터페이스를 통해서 다른 리피터(60-1 ~ 60-n)로 전송되어진다.

반면에, 100(Mbps) 데이터인 경우에도 마찬가지로 상기 리피터(60-1 ~ 60-n) 내부의 리피팅 회로를 통해서 리피팅되어 다시 상기 잭(80-1 ~ 80-n)의 다른 포트로 전송되거나 100(Mbps)의 제2상호 리피팅 백플레인 인터페이스를 통해서 다른 리피터(60-1 ~ 60-n)로 전송되어진다.

한편, 10(Mbps) 데이터를 100(Mbps) 데이터로 변환시키거나 100(Mbps) 데이터를 10(Mbps) 데이터로 변환시켜 주기 위해서는 브리지 제어 기능이 필요한데, 상기 리피터(60-1 ~ 60-n) 내부에 브리지 제어 기능을 구비하여 해당 동작을 수행하거나 브리지 제어부(50)를 별도로 구비하여 해당 동작을 수행하도록 해 준다.

여기서, 상기 브리지 제어부(50)로 연결되는 인터페이스는 MII(Media Independent Interface)를 이용하는데, 상기 브리지 제어부(50) 및 상기 리피터(60-1 ~ 60-n)에 해당 MII가 존재한다.

그리고, 상기 브리지 제어부(50)의 포트는 10(Mbps) 데이터가 입력되는 경우에 내부적으로 MAC 기능이 있기 때문에 해당 10(Mbps) 데이터를 100(Mbps) 데이터로 전환하여 반대편 포트로 출력시킬 수 있으며, 100(Mbps) 데이터가 입력되는 경우에 해당 100(Mbps) 데이터를 10(Mbps) 데이터로 전환하기 위해서 속도 차이 때문에 데이터를 잠시 저장시켜 줄 버퍼가 존재해야 한다. 여기서, 해당 버퍼로써 RAM(40)을 상기 브리지 제어부(50)에 연결시켜 사용한다.

즉, 상기 브리지 제어부(50)는 상기 100(Mbps) 데이터를 상기 RAM(40)에 잠시 저장하였다가 10(Mbps) 데이터로 전환시켜 출력해 줌으로써, 10(Mbps) 데이터 전송 장비와 100(Mbps) 전송 장비 사이에 통신이 가능해진다.

또다른 한편, MAC(20)에서 MAC 레벨의 데이터 분석을 통해서 포워딩 또는 디스카드를 결정하기 위하여 상기 리피터(60-1 ~ 60-n)로부터 인가되는 데이터를 해당 MAC(20)까지 전송하도록 상기 리피터(60-1 ~ 60-n)와 해당 MAC(20) 사이에 직접 연결이 이루어지지 않아 PLD(30)가 필요한데, 해당 PLD(30)를 통해서 신호의 변환을 수행하도록 한다.

이 때, 상기 PLD(30)의 신호 변환은 10(Mbps)의 제1상호 리피팅 백플레인 인터페이스의 신호와 7 와이어 인터페이스(또는 GPSI라고 표현하는데 10(Mbps) 이더넷 인터페이스를 말한다)의 신호이다. 여기서, 해당 7 와이어 인터페이스의 신호들은 송신 인에이블 신호(/TxE), 수신 인에이블 신호(/RxE), 송신 클럭(TxC), 수신 클럭(RxC), 충돌 신호(Collision Signal; /COL), 송신 데이터(TxD) 및 수신 데이터(RxD)가 있으며, 해당 10(Mbps)의 제1상호 리피팅 백플레인 인터페이스의 신호들은 MAC 활성화 신호(MAC Active; MACATIV), 상호 리피팅 백플레인 인에이블 신호(/IRBEN), 상호 리피팅 백플레인 클럭(IRBCLK), 상호 리피팅 백플레인 충돌 신호(/IRCOL) 및 상호 리피팅 백플레인 데이터(IRBDAT)가 있다.

그러면, 상기 신호의 논리적인 변환은 아래의 수학식 1과 같이 정의하면 아래의 수학식 2와 같이 된다.

RE_TxE = /TxE wait until TxC = '1'

S_IRBCLK = '0' wait until IRBCLK = '1'

/TX_EN = /TxE * /COL

/TX_DAT_EN = COL * /ST_ENA * /TxD

/TxE = MACATIV

/IRBEN = ST_ENA when /COL = '1'

RxE + /IRBE + S_IRBCLK

IRBCLK = TxC when /TxEN = '0'

RxC = IRBCLK

/COL = /IRBCOL

IRBDAT = TxD when /TX_DAT_EN = '1'

RxD = IRBDAT

여기서, 상기 수학식 1과 2를 HDL 등으로 프로그래밍하여 상기 PLD(30)에 적용하게 되면 논리적인 신호의 변환이 이루어지게 된다.

따라서, 상기 MAC(20)는 기존의 10(Mbps) 인터페이스를 가지고도 10(Mbps) 데이터나 100(Mbps) 데이터를 모두 수용할 수 있으며, MAC 레벨의 데이터 처리가 가능해진다.

반대로, 상위 계층에서 상기 MAC(20)으로 전달되는 데이터는 역으로 상기 PLD(30)에서 상호 리피팅 백플레인 신호로 변환되어 상기 리피터(60-1 ~ 60-n)에 전달되며, 상기 브리지 제어부(50)에 의해서 10(Mbps) 또는 100(Mbps) 단말 어느 측이라도 해당되는 어드레스를 가진 장치에 전달할 수 있다.

이상과 같이, 본 발명에 의해 10(Mbps) MAC 인터페이스를 가지고도 100(Mbps)의 데이터까지 수용할 수 있어 네트워크의 속도 향상 및 자원의 성능을 최대한 활용할 수 있으며, 가정이나 소규모 사무 공간 등과 같이 동일한 세그먼트상에서 데이터의 교류가 많은 경우에 네트워크의 성능 개선에 적은 비용으로 충분하도록 해 주며, 기존의 10(Mbps) 단말 장치뿐만 아니라 100(Mbps) 급의 고속 장치에도 수용할 수 있다.

Claims

상위 계층과 접속하는 MAC(Media Access Control)와, 라인을 통해 단말 장치에 접속하는 다수 개의 잭과, 해당 잭을 통해 단말 장치와 데이터를 송수신하는 다수 개의 트랜스포머를 구비하는 이더넷 리피팅 회로에 있어서,

자동 센싱 기능에 의해 입력 데이터의 속도를 감지하여 고속 데이터 또는 저속 데이터를 리피팅시켜 다시 상기 잭의 다른 포트로 전송하거나 상호 리피팅 백플레인 인터페이스를 통해서 다른 리피터로 전송하는 다수 개의 패스트 이더넷 리피터와;

상기 MAC와 패스트 이더넷 리피터간의 데이터 송수신을 위해서 신호 레벨 및 타이밍에 맞추어 해당 데이터를 변환시켜 주는 논리 회로부와;

MII(Media Independent Interface)를 이용해 상기 저속 데이터를 상기 고속 데이터로 변환하거나 상기 고속 데이터를 상기 저속 데이터로 변환하는 브리지 제어부와;

상기 고속 데이터를 상기 저속 데이터로 변환할 경우에 상기 고속 데이터를 잠시 버퍼링해 주는 메모리부를 포함하여 이루어진 것을 특징으로 하는 이더넷 리피팅 회로.
삭제
제1항에 있어서,

상기 각 패스트 이더넷 리피터는 상기 저속 데이터를 다른 리피터로 전송하기 위한 제1상호 리피팅 백플레인 인터페이스와 상기 고속 데이터를 다른 리피터로 전송하기 위한 제2상호 리피팅 백플레인 인터페이스를 통해 서로 내부적으로 연결시켜 주고 있으며, 상기 브리지 제어부 대신에 브리지 제어 기능을 내장하여 상기 저속 데이터를 상기 고속 데이터로 변환하거나 상기 고속 데이터를 상기 저속 데이터로 변환하는 것을 특징으로 하는 이더넷 리피팅 회로.
제1항에 있어서,

상기 논리 회로부는 상기 MAC로부터 인가되는 7 와이어 인터페이스의 신호를 상호 리피팅 백플레인 인터페이스 신호로 변환시켜 상기 패스트 이더넷 리피터로 전송하며, 상기 패스트 이더넷 리피터로부터 인가되는 상호 리피팅 백플레인 인터페이스 신호를 7 와이어 인터페이스의 신호로 변환시켜 상기 MAC로 전송하는 것을 특징으로 하는 이더넷 리피팅 회로.