KR100351872B1 - 박막트랜지스터오믹콘택형성방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 특히 엑시머레이저 멜팅(Excimer Laser Melting)방법으로 오믹콘택을 형성하는 박막트랜지스터의 오믹콘택형성방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 오믹콘택 형성방법은 투명절연기판위에 투명전극, 금속층, 고농도 n형 비정질실리콘층을 차례로 증착하여 소오스 및 드레인영역상에만 남도록 상기 투명전극, 금속층, 고농도 n형 비정질실리콘층을 패터닝하는 제l공정, 상기 소오스 및 드레인상에 걸쳐 비정질실리콘층을 형성하는 제2공정, 상기 전면에 게이트절연막을 형성하고, 소오스 및 드레인영역사이의 채널영역상 게이트 절연막위에 게이트전극을 형성하는 제3공정, 상기 게이트전극을 마스크로 사용하여, 액시머 레이저 멜팅방법으로 게이트전극 양단의 고농도 n형 비정질실리콘층과 비정질실리콘층을 결정화하여 고농도 n형 다결정실리콘층을 형성하는 제4공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 특히 엑시머 레이저 멜팅(Excimer Laser Melting)방법으로 오믹콘택을 형성하는 박막트랜지스터의 오믹 콘택형성방법에 관한 것이다.
종래의 스태거(stagger)형태의 비정질실리콘 박막트랜지스터(AmorphousSilicon-Thin Film Transistor)의 오믹콘택형성방법은 첨부된 도면을 참조하여 설명하면 다음과 같다.
제l도는 종래의 박막트랜지스터 공정단면도로써, 제l도 (a)에서와 같이 투명유리기판(1)위에 소오스/드레인(sourse/drain) 및 화소전극용 투명전극(ITO)층과 오믹콘택(ohmic contact)용 고농도 n형 비정질실리콘(n+amorphous silicon : n+a-Si)층을 연속 증착한다.
상기 투명전극을 소오스/드레인전극 및 화소전극으로 형성하기 위해, 상기 고농도 n형 비정질실리콘(n+a-Si)층과 투명전극을 동일 마스크로 패터닝하여 오믹콘택층(3)과 소오스/드레인 및 화소전극(2)을 형성한다.
이때, 드레인과 화소전극은 일체형으로 형성된다.
이어서, 제l도 (b)에서와 같이 상기 전면에 활성층용 비정질실리콘(a-Si)층(4)을 증착한다.
제l도 (c)에서와 같이 상기 비정질실리콘(a-Si)층(4)을 상기 소오스/드레인사이에 걸쳐 아일랜드 형태로 패터닝하고, 상기 아일랜드 형태의 비정질실리콘(a-Si)층(4)을 마스크로 하여 상기 오믹콘택층(3)을 소오스/드레인과 비정질실리콘(a-Si)층(4)사이에만 남도록 패터닝한다.
상기 노출된 전면에 게이트 절연층으로 질화막(SiNx)(5)을 증착한다.
이어서 상기 질화막(5) 전면에 게이트전극용 금속(Al)을 증착하고, 게이트 마스크를 사용하여 상기 비정질실리콘(a-Si)층(4) 상측부위에만 남도록 상기 금속을 패터닝함으로써, 탑게이트전극(6)을 형성하여 스태거 형태의 박막트랜지스터를 완성한다.
이와같이 제조된 종래의 박막트랜지스터는 게이트전극(6)에 전압을 인가하면 비정질실리콘(a-Si)층(4)과 질화막(5)의 계면에 채널이 형성되어 소오스/드레인사이에 패스(pass)를 형성한다.
그러나 상기와 같은 종래의 박막트랜지스터의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
소오스/드레인전극을 투명전극(ITO)으로 형성하고, 오믹콘택층으로 고농도 n형 비정질실리콘(a-Si)층으로 형성하기 때문에 투명전극(ITO)자체의 비저항이 크고, 오믹콘택층인 고농도 n형 비정질실리콘(n+a-Si)층의 전기전도도가 고농도 n형 미세결정실리콘(n+microcrystal silicon : n+μc-Si)이나 고농도 n형 다결정실리콘(n+poly silicon : n+p-Si)에 비해 작기때문에, 소오스/드레인 및 화소전극(ITO)과 고농도 n형 비정질실리콘(n+a-Si)사이에 충분한 오믹콘택을 형성할 수 없다.
본 발명은 상기 상술한 문제점을 해결하기 위해 안출된 것으로, XeCl 액시머 레이저 멜팅방법으로 오믹콘택을 향상시키는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 투명절연기판위에 투명전극, 금속층, 고농도 n형 비정질실리콘층을 차례로 증착하여 소오스 및 드레인영역상에만 남도록 상기 투명전극, 금속층, 고농도 n형 비정질실리콘층을 패터닝하는 제1공정, 상기소오스 및 드레인상에 걸쳐 비정질실리콘층을 형성하는 제2공정, 상기 전면에 게이트절연막을 형성하고, 소오스 및 드레인영역사이의 채널영역상 게이트절연막위에 게이트 전극을 형성하는 제3공정, 상기 게이트전극을 마스크로 사용하여, 액시머 레이저 멜팅방법으로 게이트전극 양단의 고농도 n형 비정질실리콘층과 비정질실리콘층을 결정화하여 고농도 n형 다결정실리콘층을 형성하는 제4공정을 포함하여 이루어짐을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 오믹콘택형성방법을 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명의 제1실시예의 박막트랜지스터 공정단면도로써, 제2도 (a)에서와 같이 투명유리기판(21)상에 소오소/ 드레인 및 화소전극용 투명전극(ITO)층(22)을 증착하고, 상기 투명전극(22)위에 몰리브덴실리사이드 또는 티타늄실리사이드(MoSi or TiSi) 등의 금속층(23)과 오믹콘택용 고농도 n형 비정질실리콘(n+a-Si)층(24)을 연속으로 증착한다.
이때, 고농도 n형 비정질실리콘(n+a-Si)층(24)의 두께는 150-250Å 정도로 증착한다(효과적으로는 200Å 정도).
이어서 제2도 (b)에서와 같이 투명전극(ITO)(22)을 소오스/드레인 및 화소전극으로 형성하기 위해, 상기 연속증착된 고농도 n형 비정질실리콘(n+a-Si)층(24)과 금속층(23) 및 투명전극(22)을 동일 마스크를 사용하여 차례로 패터닝한다.
이때, 소오스전극은 독립되고, 드레인전극과 화소전극은 일체로 형성된다.
상기 노출된 전면에 활성층용 비정질실리콘(a-Si)층(25)을 증착하고, 제2도 (c)에서와 같이 상기 비정질실리콘(a-Si)층(25)을 소오스/드레인사이에 걸쳐 남도록 아일랜드 형태로 패터닝한다.
상기 아일랜드 형태로 패터닝된 비정질실리콘(a-Si)층(25)을 마스크로 사용하여 상기 고농도 n형 비정질실리콘(24)(n+a-Si)층과 금속층(23)을 다시 패터닝한다.
이어서 제2도 (d)에서와 같이 상기 전면에 게이트절연막(26)을 증착하고, 상기 게이트절연막(26)위에 게이트전극용 금속(Al)(27)을 증착한다.
상기 금속(27)층을 게이트전극용 마스크를 사용하여 제2도 (e)에서와 같이 소오스/드레인사이의 채널영역 상측에만 남도록 패터닝한다.
또한, 상기 패터닝된 게이트전극(27a)을 마스크로 사용하고, 상기 게이트전극(27a)에 의해 노출된 고농도 n형 비정질실리콘(n+ a-Si)층(24)과 비정질실리콘(a-Si)층(25)을 Xecl 액시머 레이저로 멜팅하여 제2도 (f)에서와 같이 고농도 n형 비정질실리콘(n+a-Si)층(24)과 비정질실리콘(a-Si)층(25)을 고농도 n형 다결정실리콘(n+p-Si)층(24a)으로 결정화시킨다.
따라서, 게이트전극(27a) 하측의 채널영역(25a)에는 비정질실리콘(a-Si)층이 있고, 오믹콘택영역은 고농도 n형 다결정실리콘(n+p-Si)층(24a)과 금속층(23)이 적층된 구조가 된다.
상기와 같이 소오스/드레인 및 화소전극용 투명전극(ITO)(22)위에 몰리브덴 또는 티타늄 실리사이드등의 금속층(23)을 형성함으로써, 투명전극의 선저항을 감소시키고, 투명전극의 단선을 방지할 수 있다.
여기서, 노출된 고농도 n형 비정질실리콘(n+a-Si)층(24)및 비정질실리콘(a-Si)층(25)은 액시머레이저에 의해 멜팅시, 고농도 n형 비정질실리콘(n+a-Si)층(24)에 있는 도우펀트(dopant)들이 비정질실리콘(a-Si)층(25)으로 확산(diffusion)됨으로써 전체적으로 고농도 n형 다결정실리콘(n+p-Si)층(24a)이 형성된다.
제3도는 본 발명의 제2실시예의 박막트랜지스터 공정 단면도로써, 본 발명 제2실시예에서는 상기 제1실시예에 기제된 금속층(23)을 형성하지 않은 방법이다.
즉, 제3도 (a)에서와 같이 투명유리기판(31)상에 소오스/드레인 및 화소전극용 투명전극(ITO)층(32)을 증착하고, 상기 투명전극(ITO)층위에 오믹콘택용 고농도 n형 비정질실리콘(n+a-Si)층(33)을 연속으로 증착한다.
이때 고농도 n형 비정질실리콘(n+a-Si)층(33)의 두께는 제1실시예와 같다.
이어서 제3도 (b)에서와 같이 상기 투명전극(ITO)(32)을 소오스/드레인 및 화소전극으로 형성하기 위해, 상기 연속증착된 고농도 n형 비정질실리콘(n+a-Si)층(33)과 투명전극(32)을 동일 마스크로 사용하여 차례로 패터닝한다.
이때 소오소전극은 독립되고, 드레인전극과 화소전극은 일체로 형성된다.
상기 노출된 전면에 활성층용 비정질실리콘(a-Si)층(34)을 증착하고, 제2도 (c)에서와 같이 상기 비정질실리콘(a-Si)층(34)을 소오스/드레인사이에 걸쳐 남도록 아일랜드 형태로 패터닝한다.
상기 아일랜드 형태로 패터닝된 비정질실리콘(a-Si)층(34)을 마스크로 사용하여 상기 고농도 n형 비정질실리콘(n+a-Si)층(33)을 다시 패터닝한다.
이어서 제2도 (d)에서와 같이 상기 전면에 게이트절연막(35)을 증착하고, 상기 게이트절연막(35)위에 게이트전극용 금속(Al)(36)을 증착한다.
상기 금속(36)층을 게이트전극용 마스크를 사용하여 제3도 (e)에서와 같이 소오스/드레인사이의 채널영역 상측에만 남도록 패터닝한다.
또한, 상기 패터닝된 게이트전극(36a)을 마스크로 사용하고, 상기 게이트전극(36a)에 의해 노출된 고농도 n형 비정질실리콘(n+a-Si)층(24)과 비정질실리콘(a-Si)층(25)을 XeCl 액시머 레이저로 멜팅하여 제2도 (f)에서와 같이 고농도 n형 비정질실리콘(n+a-Si)층(33)과 비정질실리콘(a-Si)층(34)을 고농도 n형 다결정실리콘(n+p-Si)층(33a)으로 결정화시킨다.
따라서, 게이트전극(36a) 하측의 채널영역(34a)에는 비정질실리콘(a-Si)층이 있고, 오믹콘택영역은 고농도 n형 다결정실리콘(n+p-Si)층(33a)이 형성된다.
여기서, 노출된 고농도 n형 비정질실리콘(n+a-Si)층(33) 및비정질실리콘(a-Si)층(34)은 액시머 레이저에 의해 멜팅시, 고농도 n형 비정질실리콘(n+a-Si)층(33)에 있는 도우펀트(dopant)들이 비정질실리콘(a-Si)층(34)으로 확산(diffusion)됨으로써 전체적으로 고농도 n형 다결정실리콘(n+p-Si)층(33a)이 형성된다.
그 결과, 소오스/드레인과 오믹콘택층간의 접촉저항을 감소시킬수 있다.
이상에서 설명한 바와같이 본 발명의 박막트랜지스터의 오믹 콘택형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, 소오스/드레인 투명전극위의 오믹콘택층을 금속층과 고농도 n형 폴리실리콘층(n+p-Si)이 적층되도록 형성함으로써, 패널전체구동에서 데이타라인의 구동시 투명전극의 선저항을 감소시킬수 있다.
또한, 투명전극의 단선시 투명전극위에 있는 금속층으로 인해 단선방지를 해결할 수 있다.
둘째, 소오스/드레인 투명전극위의 오믹콘택층으로 고농도 n형 다결정실리콘층을 형성함으로써, 단일소자 소오스/드레인과 오믹콘택층간의 접촉저항을 감소시킬수있다.
제l도는 종래의 박막트랜지스터 공정단면도
제2도는 본 발명의 제l실시예 박막트랜지스터 공정단면도
제3도는 본 발명의 제2실시예 박막트랜지스터 공정단면도
도면의 주요 부분에 대한 부호의 설명
21, 31 : 투명절연기판 22, 32 : 투명전극
23 ; 몰리브덴(또는 티타늄)실리사이드
24, 33 : 고농도 n형 비정질실리콘층
24a, 33a : 고농도 n형 다결정실리콘층 25, 34 : 비정질실리콘층
26, 35 : 게이트절연막 27, 36 : 금속 27a, 36a : 게이트 전극
Claims (3)
- 투명절연기판위에 투명전극, 금속층, 고농도 n형 비정질실리콘층을 차례로 증착하여 소오스 및 드레인영역상에만 남도록 상기 투명전극, 금속층, 고농도 n형비정질실리콘층을 패터닝하는 제l공정,상기 소오스 및 드레인상에 걸쳐 비정질실리콘층을 형성하는 제2공정,상기 전면에 게이트절연막을 형성하고, 소오스 및 드레인영역사이의 채널영역상 게이트 절연막위에 게이트전극을 형성하는 제3공정,상기 게이트전극을 마스크로 사용하여, 액시머 레이저 멜팅방법으로 게이트전극 양단의 고농도 n형 비정질실리콘층과 비정질실리콘층을 결정화하여 고농도 n형 다결정실리콘층을 형성하는 제4공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 오믹콘택 형성방법.
- 제l항에 있어서, 제1공정의 금속층은 몰리브덴실리사이드 또는 티타늄 실리사이드로 형성함을 특징으로 하는 박막 트랜지스터 오믹콘택 형성방법.
- 제l항에 있어서, 금속층을 형성하지 않음을 특징으로 하는 박막 트랜지스터 오믹콘택 형성방법.
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1995
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