KR100347536B1 - Method of manufacturing a flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 트리플 웰 구조를 사용하는 플래쉬 메모리 소자에서 트리플 웰과 접합 영역간에 발생하는 브래이크 다운 및 기생 바이폴라 액션을 방지하기 위하여, N 웰 영역과 P 웰 영역의 접합부에 저농도 이온주입 영역을 형성하므로써, 바이폴라 접합 트랜지스터(Bipolar Junction Transistor)의 이득을 저하시키지 않으면서, 기생 바이폴라 액션이 발생하는 것을 방지할 수 있도록 한 플래쉬 메모리 소자의 제조방법이 개시된다.The present invention relates to a method of manufacturing a flash memory device, and to prevent break down and parasitic bipolar action occurring between a triple well and a junction region in a flash memory device using a triple well structure, By forming a low concentration ion implantation region in a junction, a method of manufacturing a flash memory device is disclosed that can prevent parasitic bipolar action from occurring without lowering the gain of a bipolar junction transistor.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 트리플 웰(Triple well) 구조를 갖는 플래쉬 메모리 소자에서 기생 바이폴라 액션(Parasitic bipolar action)이 발생하는 것을 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for preventing parasitic bipolar action from occurring in a flash memory device having a triple well structure. will be.
일반적으로 플래쉬 메모리 소자에서는 트리플 웰 구조를 사용하는데, 이를 도 1을 참조하여 설명하기로 한다.In general, a flash memory device uses a triple well structure, which will be described with reference to FIG. 1.
도 1은 일반적인 플래쉬 메모리 소자의 트리플 웰 구조를 설명하기 위해 도시한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a triple well structure of a general flash memory device.
도시된 바와 같이, 플래쉬 메모리 소자의 트리플 웰 구조는 P 타입의 반도체 기판(11)에 N 타입 불순물을 주입하여 트리플 N 웰 영역(12)을 형성한 후, 다시 P 타입 불순물을 주입하여 P 웰 영역(13)을 형성한다. 소자의 접합 영역(14)은 N 타입으로 형성한다.As shown, the triple well structure of the flash memory device forms a triple N well region 12 by injecting N-type impurities into a P-type semiconductor substrate 11, and then injects P-type impurities again into a P well region. (13) is formed. The junction region 14 of the device is formed in N type.
도 2는 종래 플래쉬 메모리 소자의 트리플 웰 구조에서 발생하는 바이폴라 액션을 설명하기 위해 도시한 소자의 단면도이다.2 is a cross-sectional view of a device illustrated to explain a bipolar action occurring in a triple well structure of a conventional flash memory device.
도시된 것과 같이, P 타입 반도체 기판(21)에 N 타입 불순물을 주입하여 트리플 N 웰 영역(22)을 형성하고, 다시 P 타입 불순물을 주입하여 P 웰 영역(23)을 형성한다. 이후, 일반적인 소자 제조 공정을 통해 게이트 전극(24)을 형성한 다음, 게이트 전극(24) 양측의 P 웰 영역(23)에 N 타입 불순물을 주입하여 소오스(25) 및 드레인(26)을 형성한다. 그리고, 트리플 N 웰 영역(22)에 고농도 N 타입 불순물을 주입하여 N+ 픽업 영역(28)을 형성하고, P 타입 반도체 기판(21)에 고농도의 P 타입 불순물을 주입하여 P+ 픽업 영역(27)을 형성한다.As illustrated, triple N well regions 22 are formed by implanting N type impurities into the P type semiconductor substrate 21, and P well regions 23 are formed by implanting P type impurities again. Thereafter, the gate electrode 24 is formed through a general device fabrication process, and then the source 25 and the drain 26 are formed by implanting N-type impurities into the P well regions 23 on both sides of the gate electrode 24. . Then, a high concentration N-type impurity is implanted into the triple N well region 22 to form an N + pickup region 28, and a high concentration of P-type impurity is implanted into the P-type semiconductor substrate 21 to form the P + pickup region 27. Form.
이와 같은 트리플 웰 구조를 갖는 트랜지스터는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)로 사용하며, 이 BJT는 네거티브 차지 펌프(Negative Charge Pump) 회로에서 주로 사용된다. 즉, 네거티브 차지 펌프 회로에서 NMOS 트랜지스터를 다이오드와 같은 용도로 사용할 때, 트리플 웰에 형성된 NMOS 트랜지스터를 사용한다. 네거티브 차지 펌프 회로의 동작시에는 P 웰 영역(23)은 플로팅 시켜야 N+ 접합 영역(드레인; 26)과 P 웰 영역(23) 사이에 순방향 전류가 흐르는 것을 방지할 수 있다. 네거티브 차지 펌프 회로 동작시, P+ 픽업 영역(27)에는 기판 전압(VSUB)을, N+ 픽업 영역(28)에는 OV 또는 전원전압(Vcc)을 인가(VNWELL=0V 또는 Vcc)하며, 소오스(S)에는 -6V(VS=-6), 드레인 및 게이트에는 -8V(VD=-8)의 전압을 인가한다. 이와 같이 P 웰 영역(23)을 플로팅시킨 경우 N+ 접합 영역인 드레인(26; 에미터), P 웰 영역(23; 베이스) 및 트리플 N 웰 영역(22; 콜렉터)이 바이폴라 접합 트랜지스터와 같은 동작을 유발한다.A transistor having such a triple well structure is used as a bipolar junction transistor (BJT), which is mainly used in a negative charge pump circuit. In other words, when a NMOS transistor is used in a negative charge pump circuit for a diode-like use, an NMOS transistor formed in a triple well is used. In the operation of the negative charge pump circuit, the P well region 23 should be floated to prevent the flow of forward current between the N + junction region (drain) 26 and the P well region 23. In the negative charge pump circuit operation, the substrate voltage V SUB is applied to the P + pickup region 27, and the OV or the power supply voltage Vcc is applied to the N + pickup region 28 (V NWELL = 0 V or Vcc). A voltage of -6 V (V S = -6) is applied to S) and -8 V (V D = -8) is applied to the drain and gate. When the P well region 23 is floated as described above, the drain 26 (emitter), the P well region 23 (base), and the triple N well region 22 (collector), which are N + junction regions, operate like the bipolar junction transistor. cause.
그런데, 네거티브 차지 펌핑 동작시 P 웰 영역(23)이 플로팅되어 있기 때문에 드레인 전압(VD)이 -8V 이상으로 되는 경우가 발생하며, 이 경우 BVceo(BVDSS Base Open-Emitter; N+ 접합, Base; P 웰, Collector; 트리플 N 웰)가 낮아서 드레인 접합 영역(26)과 트리플 N 웰(22) 사이에(경로 A) BVDSS(Breakdown Voltage at Drain/Source to Substrate)가 발생하게 된다. 이와 같은 필요치 않는 바이폴라 액션의 발생에 따라 회로가 오동작하게 되는 문제점이 있다.However, since the P well region 23 is floated during the negative charge pumping operation, the drain voltage V D may be -8 V or more. In this case, BVceo (BVDSS Base Open-Emitter; N + junction, Base; Breakdown Voltage at Drain / Source to Substrate (BVDSS) occurs between the drain junction region 26 and the triple N well 22 (path A) due to the low P well, collector (triple N well). There is a problem that the circuit malfunctions according to the occurrence of such an undesired bipolar action.
이와 같은 회로의 오동작을 방지하기 위하여 P 웰 영역을 넓히는 방법이 있는데, 이는 BJT의 이득(gain)을 저하시킬 뿐만 아니라, p 웰 영역의 수평 깊이를 증가시키는 단점이 있다.In order to prevent the malfunction of the circuit, there is a method of widening the P well region, which not only lowers the gain of the BJT but also increases the horizontal depth of the p well region.
따라서, 본 발명은 이온 주입 공정에 의해 P 웰 영역 및 N 웰 영역의 접합부에서 웰 간의 농도 차이를 조절하기 위한 저농도 이온주입 영역을 형성하여 기생 바이폴라 액션이 발생하는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a flash memory device capable of preventing parasitic bipolar action from occurring by forming a low concentration ion implantation region for controlling the concentration difference between wells at junctions of the P well region and the N well region by an ion implantation process. The purpose is to provide a manufacturing method.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 P 타입 반도체 기판에 N 타입 불순물을 주입하여 트리플 N 웰 영역을 형성하는 단계; 상기 트리플 N 웰 영역보다 프로젝트 구간이 높은 곳에 형성되도록 P 타입 불순물의 농도 및 이온 주입 에너지를 제어하여 이온 주입 공정을 실시하며, 이로 인하여 제 1 이온 주입 영역이 형성되는 단계; 상기 제 1 이온 주입 영역이 형성된 반도체 기판 상에 P 타입 불순물을 주입하여 P 웰 영역을 형성하는 단계; 상기 P 웰 영역보다 프로젝트 구간이 낮은 곳에 형성되도록 N 타입 불순물의 농도 및 이온 주입 에너지를 제어하여 이온 주입 공정을 실시하며, 이로 인하여 제 2 이온 주입 영역이 형성되는 단계; 및 상기 P 웰 영역이 형성된 반도체 기판에 N 타입 불순물을 주입하여 접합 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method including: forming a triple N well region by implanting N type impurities into a P type semiconductor substrate; Performing an ion implantation process by controlling the concentration of the P-type impurities and the ion implantation energy so as to be formed at a higher project interval than the triple N well region, whereby a first ion implantation region is formed; Implanting P type impurities on the semiconductor substrate on which the first ion implantation region is formed to form a P well region; Performing an ion implantation process by controlling the concentration and ion implantation energy of N-type impurities so as to be formed at a lower project interval than the P well region, whereby a second ion implantation region is formed; And forming a junction region by implanting N-type impurities into the semiconductor substrate on which the P well region is formed.
도 1은 일반적인 플래쉬 메모리 소자의 트리플 웰 구조를 설명하기 위해 도시한 소자의 단면도.1 is a cross-sectional view showing a device for explaining a triple well structure of a general flash memory device.
도 2는 종래 플래쉬 메모리 소자의 트리플 웰 구조에서 발생하는 바이폴라 액션을 설명하기 위해 도시한 소자의 단면도.FIG. 2 is a cross-sectional view of a device illustrated to explain a bipolar action occurring in a triple well structure of a conventional flash memory device. FIG.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도.Figure 3 is a cross-sectional view of the device shown for explaining a method of manufacturing a flash memory device according to the present invention.
도 4는 플래쉬 메모리 소자에서 트리플 웰 형성 후 웰 깊이에 따른 도핑 프로파일을 나타내는 그래프.4 is a graph showing a doping profile according to well depth after triple well formation in a flash memory device.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
11, 21 : P 타입 반도체 기판 12, 22 : 트리플 N 웰 영역11, 21: P type semiconductor substrate 12, 22: Triple N well region
13, 23 : P 웰 영역 14 : N 타입 접합 영역13, 23: P well region 14: N type junction region
24 : 게이트 전극 25 : 소오스24 gate electrode 25 source
26: 드레인 27 : N+ 픽업 영역26: drain 27: N + pickup area
28 : P+ 픽업 영역28: P + pickup area
31 : P 타입 반도체 기판 32 : 트리플 N 웰 영역31 P type semiconductor substrate 32 Triple N well region
33 : 제 1 이온주입 영역 34: P 웰 영역33: first ion implantation region 34: P well region
35 : 제 2 이온주입 영역 36 : N 타입 접합 영역35: second ion implantation region 36: N type junction region
본 발명은 P 웰 영역과 트리플 N 웰 영역의 접합 부분에 저농도 이온주입 영역을 형성하므로써 N 접합 영역과 트리플 N 웰 영역 간의 BVDSS를 높여서 기생 BJT의 발생을 방지할 수 있도록 한다.The present invention forms a low concentration ion implantation region at the junction between the P well region and the triple N well region, thereby increasing the BVDSS between the N junction region and the triple N well region to prevent the occurrence of parasitic BJT.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 3은 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.3 is a cross-sectional view of a device for explaining the method of manufacturing a flash memory device according to the present invention.
도시된 바와 같이, P 타입 반도체 기판(31)에 인(P)과 같은 N 타입 불순물을 주입하여 트리플 N 웰 영역(32)을 형성한다. 이후, 트리플 N 웰 영역(32)과 다른타입 즉, 보론(B)과 같은 P 타입의 불순물을 주입하여, 제 1 이온주입 영역(33)을 형성한다. 제 1 이온주입 영역(33)은 트리플 N 웰 영역(32)보다 낮은 농도로 도핑하고, 트리플 N 웰 영역(32)보다 프로젝트 구간(Projected Range; RP)이 높은 곳에 형성될 수 있도록 에너지를 제어하여 형성한다. 예를 들어, 인(P)을 이용하여 트리플 N 웰 영역(32)을 형성한 후 보론(B)을 이용하여 제 1 이온주입 영역을 형성하는 경우에는 트리플 N 웰 영역(32)에 도핑한 인 농도의 10 내지 90% 내로 보론 농도를 정하고, 에너지는 480KeV(RP:1.004㎛, ΔRP:0.142㎛) 내지 1.25MeV(RP:2.091㎛, ΔRP:0.169㎛)로 한다. 이와 같이 하게 되면, 보론의 질량이 인보다 작기 때문에, 낮은 에너지로 진행하더라도 보론의 RP가 더 깊은 곳에 형성되게 된다.As shown in the drawing, an N type impurity such as phosphorus (P) is implanted into the P type semiconductor substrate 31 to form the triple N well region 32. Thereafter, the first ion implantation region 33 is formed by implanting impurities of a P type, such as boron B, that are different from the triple N well region 32. The first ion implantation region 33 is doped at a lower concentration than the triple N well region 32, and the energy is controlled so that the projected range R P is formed higher than the triple N well region 32. To form. For example, when the triple N well region 32 is formed using phosphorus (P), and then the first ion implantation region is formed using boron (B), phosphorus doped into the triple N well region 32 is used. The boron concentration is determined within 10 to 90% of the concentration, and the energy is set at 480 KeV (R P : 1.004 μm, ΔR P : 0.142 μm) to 1.25MeV (R P : 2.091 μm, ΔR P : 0.169 μm). In this way, since the mass of boron is smaller than phosphorus, the R P of boron is formed deeper even if it proceeds with low energy.
다음에, 보론(B)과 같은 P 타입 불순물을 주입하여 P 웰 영역(34)을 형성하고, P 웰 영역(34)과 다른 타입 즉, 인(P)과 같은 N 타입의 불순물을 주입하여 제 2 이온주입 영역(35)을 형성한다. 이 경우에는 P 웰 영역(34)을 형성할 때보다 낮은 이온 농도와 높은 에너지로 이온주입을 진행한다. 예를 들어, 인을 이용하여 제 2 이온주입 영역(35)을 형성할 때에는 P 웰 영역(34)에 도핑된 보론 농도의 10 내지 90% 내에서 인 농도를 정하고, 에너지는 360KeV(RP:0.50㎛, ΔRP:0.130㎛) 내지 1MeV(RP:1.283㎛, ΔRP:0.219㎛)로 한다. 이와 같이 진행하게 되면, 인과 보론의 질량 차이로 인하여, 높은 에너지로 제 2 이온 주입 영역(35)을 형성하더라도 인(P)의 RP가 P 웰 영역(34)의 RP보다 낮은 곳에 형성되게 된다.Next, a P well region 34 is formed by implanting P-type impurities such as boron B, and an N type impurity, such as phosphorus (P), which is different from the P well region 34 is implanted to form a P well region 34. 2 ion implantation region 35 is formed. In this case, ion implantation proceeds at a lower ion concentration and higher energy than when the P well region 34 is formed. For example, when forming the second ion implantation region 35 using phosphorus, the phosphorus concentration is determined within 10 to 90% of the boron concentration doped in the P well region 34, and the energy is 360 KeV (R P : 0.50 mu m, ΔR P : 0.130 μm) to 1MeV (R P : 1.283 μm, ΔR P : 0.219 μm). When this proceeds as, due to the mass difference of phosphorus and boron, to be formed R P of phosphorus (P), even if forming a second ion-implanted region 35 at a high energy, where lower than R P of the P-well region 34 do.
제 2 이온 주입 영역(35)을 형성하고 난 후에는 N 타입 불순물을 주입하여 N+ 타입 접합 영역(36)을 형성한다.After the second ion implantation region 35 is formed, N type impurities are implanted to form the N + type junction region 36.
도 4는 플래쉬 메모리 소자에서 트리플 웰 형성 후 웰 깊이에 따른 도핑 프로파일을 나타내는 그래프로서, 트리플 N 웰 영역 이온주입 에너지를 1.5MeV으로 하고, P 웰 영역 이온주입 에너지를 600KeV로 하여 진행한 경우를 나타낸다.FIG. 4 is a graph illustrating doping profiles according to well depths after triple well formation in a flash memory device, and illustrates a case where the triple N well region ion implantation energy is 1.5 MeV and the P well region ion implantation energy is 600 KeV. .
상술한 바와 같이, 본 발명에 의하면 트리플 웰 구조를 사용하는 모든 소자에서 N 웰과 P 웰의 접합부에서 이온 농도를 낮추어 주므로써 바이폴라 접합 트랜지스터(Bipolar Junction Transistor)의 이득을 저하시키지 않으면서, 기생 바이폴라 액션이 발생하는 것을 방지할 수 있다. 이에 따라 네거티브 또는 포지티브 차지 펌프 회로 등의 트리플 웰 구조를 필요로 하는 회로에서 추가적인 공정이나 회로 구현 없이도 접합과 트리플 웰 간의 BVDSS(Breakdown Voltage at Drain/Source to Substrate)를 높일 수 있다.As described above, according to the present invention, the parasitic bipolar is reduced without decreasing the gain of the bipolar junction transistor by lowering the ion concentration at the junction of the N well and the P well in all devices using the triple well structure. Actions can be prevented from occurring. This increases the breakdown voltage at drain / source to substrate (BVDSS) between the junction and the triple well without additional processing or circuit implementation in circuits that require triple well structures such as negative or positive charge pump circuits.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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