KR100347065B1 - system for driving of an LCD apparatus and method for an LCD panel - Google Patents
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Abstract
액정 모듈의 각 화소에 인가되는 소스 신호들과 게이트 신호들이 각 신호의 인가쪽에서 멀어질수록 정상 전압 레벨로 상승되는 시간이 지연됨에 따라서 발생되는 액정 캐패시터의 불충분한 충전을 소정 개수의 소스 드라이브 집적회로 단위로 출력되는 소스 신호의 출력 시점을 지연시킴으로써 개선시킨 액정표시장치의 구동 시스템 및 액정 패널의 구동 방법에 관한것으로서, 전원공급부, 컨트롤러, 계조 발생부, 게이트 전압 발생부, 소스 드라이브 파트, 게이트 드라이브 파트 및 액정 패널을 구비하고, 상기 소스 드라이브 파트는 제 1 지연부로 입력되는 로드 신호가 제 2, 제 3 … 제 m 지연부를 거치면서 각 지연부 별로 소정 시간씩 누적 지연된 로드 신호를 갖는 지연 수단과, 입력되는 컨트롤신호들에 의하여 동작되어서 소정 개수의 소스 신호를 출력하는 n 개의 소스 드라이브 집적회로들을 구비하며, 상기 지연부들로부터 출력되는 상기 각 로드 신호들은 각각 최소한 하나 이상의 소스 드라이브 집적회로에 인가되고, 상기 소스 드라이브 집적회로는 로드 신호가 지연된 시간만큼 상기 소스 신호를 지연하여 출력하도록 구성된다.Insufficient charging of the liquid crystal capacitor generated by a predetermined number of source drive integrated circuits is caused by a delay in the time at which the source signals and the gate signals applied to each pixel of the liquid crystal module move away from the application side of each signal to the normal voltage level. A driving system of a liquid crystal display device and a method of driving a liquid crystal panel improved by delaying an output time point of a source signal output in units, the power supply unit, a controller, a gray scale generator, a gate voltage generator, a source drive part, and a gate drive Part and a liquid crystal panel, wherein the source drive part has a load signal inputted to the first delay part; A delay means having a load signal accumulated by a predetermined time for each delay unit while passing through an m-th delay unit, and n source drive integrated circuits operated by input control signals to output a predetermined number of source signals, Each of the load signals output from the delay units is applied to at least one source drive integrated circuit, and the source drive integrated circuit is configured to delay and output the source signal by a time at which the load signal is delayed.
Description
본 발명은 액정표시장치의 구동 시스템에 관한 것으로서, 보다 상세하게는 액정 모듈의 각 화소에 인가되는 소스 신호들과 게이트 신호들이 각 신호의 인가쪽에서 멀어질수록 정상 전압 레벨로 상승되는 시간이 지연됨에 따라서 발생되는 액정 캐패시터의 불충분한 충전을 소정 개수의 소스 드라이브 집적회로 단위로 출력되는 소스 신호의 출력 시점을 지연시킴으로써 개선시킨 액정표시장치의 구동 시스템 및 액정 패널의 구동 방법에 관한 것이다.The present invention relates to a driving system of a liquid crystal display device, and more particularly, the time at which the source signals and gate signals applied to each pixel of the liquid crystal module move away from the application side of each signal is delayed to a normal voltage level. Accordingly, the present invention relates to a driving system of a liquid crystal display device and a method of driving a liquid crystal panel in which insufficient charging of a generated liquid crystal capacitor is delayed by delaying an output time point of a source signal output in a predetermined number of source drive integrated circuit units.
평판표시장치의 일종인 액정표시장치는 화소 별로 인가되는 전압에 따라서 광의 투과도가 변하는 액정의 전기적인 특성을 이용한 것이며, 액정표시장치는 다른 표시장치에 비하여 저전압으로 구동이 가능하고 전력소모가 적기 때문에 널리 이용된다.A liquid crystal display device, which is a type of flat panel display device, utilizes the electrical properties of liquid crystals whose light transmittance varies depending on the voltage applied to each pixel. Widely used.
액정표시장치는 화상 신호를 전송받으며 액정 모듈과 백라이트 어셈블리 및 기타 고정물들로 구성되고, 액정 모듈은 액정패널과 인쇄회로기판이 접속되어 구성되며, 인쇄회로기판에는 소스/게이트 드라이브 집적회로들과 기타 컨트롤러와 같은 부품들이 실장된다.A liquid crystal display device receives an image signal and consists of a liquid crystal module, a backlight assembly, and other fixtures. The liquid crystal module is formed by connecting a liquid crystal panel and a printed circuit board, and a source / gate drive integrated circuit and other elements on the printed circuit board. Components such as controllers are mounted.
이 중 액정 패널에서 화면이 형성되고, 액정 패널의 각 화소에 소스 신호와 게이트 신호가 인가되며, 게이트 신호는 액정패널에 형성된 게이트 라인을 통하여 화소를 이루는 박막 트랜지스터(Thin Film Transistor, 이하 'TFT'라 함)의 게이트 전극에 인가되며, TFT는 게이트 신호의 레벨에 따라서 턴온 또는 턴오프된다. 게이트 전압에 따라서 TFT가 턴온 또는 턴오프되면 화소 전극과 대향 전극 사이가 소스 전압의 레벨에 의하여 결정되는 대전 정도에 따라서 액정의 배열상태가 변화된다.즉 액정 캐패시터가 충전되며, 충전 정도에 따라서 광의 투과도가 달라진다.Among them, a screen is formed in a liquid crystal panel, a source signal and a gate signal are applied to each pixel of the liquid crystal panel, and the gate signal forms a pixel through a gate line formed in the liquid crystal panel. Is applied to the gate electrode, and the TFT is turned on or off depending on the level of the gate signal. When the TFT is turned on or off depending on the gate voltage, the arrangement of the liquid crystals is changed according to the degree of charge determined between the pixel electrode and the counter electrode by the level of the source voltage. That is, the liquid crystal capacitor is charged, The transmittance is different.
각 화소 별로 전술한 방법으로 액정이 구동됨으로써 액정 패널에는 소정 화면이 형성된다.The liquid crystal is driven for each pixel by the method described above to form a predetermined screen on the liquid crystal panel.
도 1을 참조하면, 복수 개의 게이트 드라이브 집적회로가 구성된 게이트 드라이브 파트(4)와 복수 개의 소스 드라이브 집적회로가 구성된 소스 드라이브 파트(6)에서 각각 출력되는 게이트 신호들과 소스 신호들이 액정 모듈(2)로 인가되며, 게이트 드라이브 파트(4)는 화소의 턴온/턴오프를 위하여 게이트 신호를 액정 모듈(2)에 종방향으로 순차적으로 반복 공급하고, 소스 드라이브 파트(6)는 액정의 충전을 위한 소스 신호를 액정 모듈(2)의 횡방향으로 반복 공급한다. 액정 모듈(2)의 각 화소별로 게이트 전압과 소스 전압의 인가 시점은 도 2a와 같이 인가되도록 설정된다.Referring to FIG. 1, gate signals and source signals respectively output from a gate drive part 4 including a plurality of gate drive integrated circuits and a source drive part 6 including a plurality of source drive integrated circuits may include liquid crystal modules 2. Gate drive part 4 sequentially and repeatedly supplies the gate signal to the liquid crystal module 2 in the longitudinal direction to turn on / off the pixel, and the source drive part 6 supplies the liquid crystal for charging the liquid crystal. The source signal is repeatedly supplied in the transverse direction of the liquid crystal module 2. The application time of the gate voltage and the source voltage for each pixel of the liquid crystal module 2 is set to be applied as shown in FIG. 2A.
그러나, 일반적으로 액정 패널(2)의 ① 위치에서 ② 위치로 갈수록 게이트 신호가 인가되는 시간의 지연이 발생되고, ① 위치에서 ③ 위치로 갈수록 소스 신호가 인가되는 시간의 지연이 발생된다.However, in general, a delay of the time when the gate signal is applied from the ① position to the ② position of the liquid crystal panel 2 occurs, and a delay of the time when the source signal is applied from the ① position to the ③ position occurs.
구체적으로, 도 1의 ① 위치에서 게이트 신호와 소스 신호는 도 2a와 같이 정상적으로 인가된다. 여기에서 게이트 신호는 약 20V 수준의 턴온 전압 Von과 -7V 수준의 턴오프 전압 Voff 간을 스윙하며, 소스 신호는 포지티브 양극성(Positive Polarity) 또는 네가티브 양극성(Negative Polarity)에 따라서 블랙 레벨이 달라지며, 각 화소별 소스 신호의 전압은 양극성에 따른 특정 그레이 레벨을 표현하기 위한 전압 V+, V- 간에 스윙된다. 미설명부호 G는 게이트 신호를 지시하는 것이며, S는 소스 신호를 지시하는 것이다.In detail, the gate signal and the source signal are normally applied as shown in FIG. Here, the gate signal swings between a turn-on voltage Von of about 20 V and a turn-off voltage Voff of -7 V, and the source signal has a black level depending on positive polarity or negative polarity, The voltage of the source signal for each pixel is swinged between voltages V + and V- for representing a specific gray level according to polarity. Reference numeral G denotes a gate signal, and S denotes a source signal.
그리고, 소스 신호와 게이트 신호는 정해진 시퀀스에 따라 도 2a와 같은 타이밍을 갖지며, 그에 따라서 소스 신호가 라이징되면 소정 시간 후 게이트 신호가 라이징되고, 게이트 신호가 폴링되면 소정 시간 후 소스 신호가 폴링된다. 즉, 소스 신호가 V+ 전압의 상태를 유지할 때 게이트 신호가 턴온 레벨로 변환됨으로써 화소를 이루는 TFT가 턴온되고 이때 소스 신호는 액정 캐패시터에 충전된다. 전술한 소스 신호와 게이트 신호가 라이징되는 시점 간에는 시간차 Ts가 존재하고, 소스 신호와 게이트 신호의 폴링 시점 건에도 시간차 Tg가 존재한다. 시간차 Ts에는 소스 신호의 충전이 이루어지고, 시간차 Tg에는 게이트 신호의 레벨이 다운되며, 이들 시간은 임의 조정 가능하다.The source signal and the gate signal have the same timing as shown in FIG. 2A according to a predetermined sequence. Accordingly, when the source signal rises, the gate signal rises after a predetermined time, and when the gate signal is polled, the source signal is polled after a predetermined time. . That is, when the source signal maintains the state of the V + voltage, the gate signal is converted to the turn-on level so that the TFTs forming the pixels are turned on and the source signal is charged in the liquid crystal capacitor. The time difference Ts exists between the above-described time point of the source signal and the gate signal, and the time difference Tg also exists at the polling time point of the source signal and the gate signal. The source signal is charged at the time difference Ts, and the level of the gate signal is down at the time difference Tg, and these times can be arbitrarily adjusted.
한편, 액정 패널(2)에는 게이트 라인과 소스 라인에 의한 저항과 캐패시턴스가 존재하며, 이러한 저항과 캐패시턴스는 도 2와 같이 위치별로 소스 신호와 게이트 신호의 파형을 변화시키고, 이러한 파형 변화는 각 신호의 인가 쪽으로부터 멀어질수록 커진다. 그러므로, 도 2b와 도 2d와 같이 게이트 드라이브 파트(4)로부터 떨어질수록 게이트 신호의 라이징과 폴링이 완만하게 파형이 변화되고, 도 2c와 도 2d와 같이 소스 드라이브 파트(6)로부터 떨어질수록 소스 신호의 라이징과 폴링이 완만하게 파형이 변화된다.On the other hand, the liquid crystal panel 2 has resistance and capacitance due to the gate line and the source line, and the resistance and capacitance change the waveforms of the source signal and the gate signal for each position as shown in FIG. The further away from the application side of the larger. Therefore, as the distance from the gate drive part 4 falls away from the gate drive part 4 as shown in FIGS. 2B and 2D, the waveform of the rising and falling of the gate signal changes smoothly, and the source signal falls from the source drive part 6 as shown in FIGS. 2C and 2D. Rising and polling of the waveform changes slowly.
일반적으로 고 해상도, 대 화면으로 기술이 발전됨에 따라서 게이트 라인의 스캔 시간이 짧아지고, 도 2와 같은 종래의 방법으로 액정 패널을 구동하는 경우 화소의 턴온 시간이 충분히 확보되지 않는다. 특히 화소의 충전율은 소스 신호와게이트 신호가 저항과 캐패시턴스에 의하여 영향을 많이 받는 쪽에서 심하게 떨어지며, 그만큼 화면이 열화되고 전체적으로 유니포미티가 악화된다.In general, as the technology is advanced to high resolution and large screens, the scan time of the gate line is shortened, and when the liquid crystal panel is driven by the conventional method as shown in FIG. 2, the turn-on time of the pixel is not sufficiently secured. In particular, the charge rate of the pixel is severely degraded on the side where the source signal and the gate signal are affected by the resistance and the capacitance, so that the screen is deteriorated and the uniformity is deteriorated as a whole.
그러므로, 고 해상도와 대 화면의 기술이 발전됨에 따라서 게이트 라인 스캔 시간이 감소되어도 액정 캐패시터의 충전 시간이 충분히 보장되는 방법의 제시가 소망되고 있다.Therefore, with the development of high resolution and large screen technology, there is a demand for a method of sufficiently ensuring the charging time of a liquid crystal capacitor even if the gate line scan time is reduced.
본 발명의 목적은 액정 패널의 게이트 신호와 소스 신호가 각각 인가되는 쪽에서 멀어질수록 액정 캐패시터의 충전에 필요한 레벨로 라이징되는 시간이 길어지는 것을 감안하여 게이트 신호의 턴온되는 구간을 기준으로 소스 신호를 소정 단위의 소스 드라이브 집적회로에 연결된 소스 라인들 별로 지연되게 조정함으로써 화소의 턴온 시간을 확보하여 액정 캐패시터의 충전율을 개선함에 있다.An object of the present invention is to consider the source signal on the basis of the turn-on period of the gate signal in consideration of the longer the rising time to the level required for charging the liquid crystal capacitor as the gate signal and the source signal of the liquid crystal panel is further applied The delay rate is adjusted for each source line connected to a source drive integrated circuit of a predetermined unit to secure the turn-on time of the pixel, thereby improving the charging rate of the liquid crystal capacitor.
본 발명의 또다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.Other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.
도 1은 종래의 액정모듈의 구동 설명을 위한 블록도이다.1 is a block diagram illustrating a driving of a conventional liquid crystal module.
도 2a 내지 도 2d는 도 1의 화소별 게이트 전압과 소스 전압의 파형도이다.2A through 2D are waveform diagrams of the gate voltage and the source voltage of each pixel of FIG. 1.
도 3은 본 발명의 실시를 위한 액정표시장치의 구동 시스템의 블록도이다.3 is a block diagram of a driving system of a liquid crystal display device for implementing the present invention.
도 4는 도 3의 소스 드라이브 파트에 구성되는 개별 소스 드라이브 집적회로의 상세 블록도이다.4 is a detailed block diagram of an individual source drive integrated circuit configured in the source drive part of FIG. 3.
도 5는 도 3의 게이트 드라이브 파트에 구성되는 개별 게이트 드라이브 집적회로의 상세 블록도이다.FIG. 5 is a detailed block diagram of an individual gate drive integrated circuit configured in the gate drive part of FIG. 3.
도 6은 본 발명에 따른 실시예로써 도 3의 소스 드라이브 파트에 구성되는 소스 드라이브 집적회로들의 구성을 나타내는 블록도이다.6 is a block diagram illustrating a configuration of source drive integrated circuits included in the source drive part of FIG. 3 according to an embodiment of the present invention.
도 7은 도 6의 지연부의 일실시예를 나타내는 회로도이다.FIG. 7 is a circuit diagram illustrating an embodiment of a delay unit of FIG. 6.
도 8은 소스 신호의 지연을 설명하기 위한 파형도이다.8 is a waveform diagram illustrating a delay of a source signal.
도 9는 본 발명에 따른 화소별 게이트 신호와 소스 신호의 파형도이다.9 is a waveform diagram of a gate signal and a source signal for each pixel according to the present invention.
본 발명에 따른 액정표시장치 구동 시스템은 각 부에 필요한 직류 전압을 공급하는 전원공급부, 소정 화면을 구현하기 위한 데이터와 컨트롤신호들을 출력하는 컨트롤러, 상기 전원공급부로부터 인가되는 전압을 이용하여 복수의 계조 전압들을 발생하는 계조 발생부, 상기 전원공급부로부터 인가되는 전압을 이용하여 게이트 턴온/턴오프 전압을 출력하는 게이트 전압 발생부, 상기 데이터와 상기 컨트롤신호들에 포함된 일부 신호 및 계조 전압들이 입력됨으로써 소스 신호들을 출력하는 소스 드라이브 파트, 상기 컨트롤 신호들에 포함된 다른 일부 신호와 게이트 턴온/턴오프 전압이 인가되어서 게이트 신호들을 출력하는 게이트 드라이브 파트 및 상기 게이트 신호들과 소스 신호들이 인가됨으로써 소정 화면이 디스플레이되는 액정패널은 구비한다.The liquid crystal display driving system according to the present invention includes a power supply unit for supplying a DC voltage required for each unit, a controller for outputting data and control signals for implementing a predetermined screen, and a plurality of gradations using voltages applied from the power supply unit. A gray level generator for generating voltages, a gate voltage generator for outputting a gate turn-on / turn-off voltage using a voltage applied from the power supply unit, and some signals and gray voltages included in the data and the control signals are inputted. A predetermined screen by applying a source drive part for outputting source signals, a gate drive part for outputting gate signals by applying a gate turn-on / turn-off voltage and other signals included in the control signals, and a predetermined screen by applying the gate signals and source signals The displayed liquid crystal panel is provided .
여기에서 상기 소스 드라이브 파트는 제 1 지연부로 입력되는 로드 신호가 제 2, 제 3 … 제 m 지연부를 거치면서 각 지연부 별로 소정 시간씩 누적 지연된 로드 신호를 갖는 지연 수단과, 입력되는 컨트롤신호들에 의하여 동작되어서 소정 개수의 소스 신호를 출력하는 n 개의 소스 드라이브 집적회로들을 구비하며, 상기 지연부들로부터 출력되는 상기 각 로드 신호들은 각각 최소한 하나 이상의 소스 드라이브 집적회로에 인가되고, 상기 소스 드라이브 집적회로는 로드 신호가 지연된 시간만큼 상기 소스 신호를 지연하여 출력하도록 구성된다.(상기 m, n은 임의의 자연수, n≥m)In this case, the source drive part may have a load signal input to the first delay unit in the second, third, and so on. A delay means having a load signal accumulated by a predetermined time for each delay unit while passing through an m-th delay unit, and n source drive integrated circuits operated by input control signals to output a predetermined number of source signals, Each of the load signals output from the delay units is applied to at least one source drive integrated circuit, and the source drive integrated circuit is configured to delay and output the source signal by a time for which the load signal is delayed. n is any natural number, n≥m)
그리고, 상기 지연 수단은 저항과 캐패시터가 병렬로 구성되는 지연부들이 직렬 구성되어서 상기 로드 신호를 각각 지연시키고, 초기 입력되는 로드 신호와 각 지연부에서 지연된 각 로드 신호가 최소한 하나 이상의 소스 드라이브 집적회로들로 입력되도록 구성됨이 바람직하며, 상기 각 지연부는 상기 소스 드라이브 집적회로와 일대일 또는 일대 다수로 구성될 수 있다.In addition, the delay means may include delay units configured in parallel with resistors and capacitors in series to delay the load signals, respectively, and at least one source drive integrated circuit having an initial input load signal and each load signal delayed in each delay unit. The delay unit may be configured to be input to each other, and each delay unit may be configured as one-to-one or one-to-many with the source drive integrated circuit.
본 발명에 따른 액정 패널 구동 방법은 화면을 형성하기 위한 데이터 신호, 복수의 컨트롤 신호, 계조 전압들, 게이트 턴온/턴오프 전압들이 선택적으로 인가됨에 따라서 복수의 게이트 드라이브 집적회로들과 소스 드라이브 집적회로들이 구동되어서 게이트 신호들과 소스 신호들이 액정 패널로 출력되고, 액정 패널이 게이트 신호들과 소스 신호들에 의하여 동작되며, 상기 게이트 신호와 소스 신호의 시퀀스는 소스 신호 라이징, 게이트 신호 턴온, 게이트 신호 턴오프, 소스 신호 폴링의 순으로 이루어지고, 상기 소스 신호들이 소정 수의 소스 라인 단위로 구분되어서 상기 게이트 신호가 턴오프되는 시점으로부터 단계적으로 소정 시간 누적 지연되어 상기 액정 패널로 인가됨을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal panel driving method includes a plurality of gate drive integrated circuits and a source drive integrated circuit, as data signals, a plurality of control signals, gray voltages, and gate turn on / turn off voltages are selectively applied to form a screen. Are driven to output the gate signals and the source signals to the liquid crystal panel, and the liquid crystal panel is operated by the gate signals and the source signals, and the sequence of the gate signal and the source signal is a source signal rising, a gate signal turning on, a gate signal Turn off, source signal polling, and the source signals are divided into a predetermined number of source lines, and are sequentially applied to the liquid crystal panel with a predetermined delay accumulated step by step from the time when the gate signal is turned off. .
이하, 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 도 3과 같은 구성을 갖는 액정표시장치의 구동 시스템에 실시되며, 먼저 액정표시장치의 구동 시스템에서 소정 컬러 데이터와 컨트롤 신호는 컨트롤러(10)로 입력되고, 직류 전원은 전원 공급부(12)로 제공된다. 전원 공급부(12)는 컨트롤러(10)와 계조 발생부(14) 및 게이트 전압 발생부(16) 동작에 필요한 정전압들을 공급하도록 구성되며, 게이트 전압 발생부(16)는 게이트 드라이브 파트(18)에 턴온/턴오프 전압 발생을 위한 전압들을 공급하도록 구성되고, 계조 발생부(14)는 소스 드라이브 파트(20)에 계조 전압들을 공급하도록 구성된다. 여기에서 게이트 드라이브 파트(18)와 소스 드라이브 파트(20)에는 복수 개의 게이트 드라이브 집적회로와 소스 드라이브 집적회로가 각각 조합되어 구성된다.The present invention is implemented in a drive system of a liquid crystal display device having the configuration as shown in FIG. 3. First, in the drive system of the liquid crystal display device, predetermined color data and control signals are input to the controller 10, and a DC power supply unit 12 is provided. Is provided. The power supply unit 12 is configured to supply constant voltages necessary for the operation of the controller 10, the gray scale generator 14, and the gate voltage generator 16, and the gate voltage generator 16 is provided to the gate drive part 18. The gray scale generator 14 is configured to supply voltages for the turn on / off voltage generation, and the gray scale generator 14 is configured to supply the gray voltages to the source drive part 20. Here, the gate drive part 18 and the source drive part 20 are configured by combining a plurality of gate drive integrated circuits and a source drive integrated circuit, respectively.
그리고, 컨트롤러(10)는 소스 드라이브 파트(20)에 컨트롤 신호들과 화소 별 그레이 레벨을 결정하기 위한 데이터를 출력하며, 게이트 드라이브 파트(18)에도 컨트롤 신호들을 출력하도록 구성된다.The controller 10 outputs the control signals and data for determining the gray level for each pixel to the source drive part 20, and outputs the control signals to the gate drive part 18.
그리고 소스 드라이브 파트(20)와 게이트 드라이브 파트(18)는 소스 신호와 게이트 신호를 액정 패널(22)에 인가하며, 액정 패널(22)은 TFT들이 매트릭스 구조로 형성되고 소스에 소스 신호가 인가되며 게이트에 게이트 신호가 인가되고 드레인에 스토리지 캐패시터 Cs와 액정 캐패시터 CLC가 형성된다.The source drive part 20 and the gate drive part 18 apply a source signal and a gate signal to the liquid crystal panel 22. The liquid crystal panel 22 has TFTs formed in a matrix structure and a source signal is applied to the source. The gate signal is applied to the gate, and the storage capacitor Cs and the liquid crystal capacitor C LC are formed in the drain.
도 4를 참조하면, 소스 드라이브 파트(20)에 구성되는 개별 소스 드라이브 집적회로는 시프트레지스트(30)와 래치(32)와 디지털/아날로그 컨버터(34) 및 버퍼(36)로 구성되고, 시프트 레지스트(30)는 소정 주파수를 갖는 수평클럭신호 H_CLK와 시프트 신호 STH를 인가받는다. 여기에서 수평클럭신호 H_CLK는 컨트롤러(10)에 입력되는 마스트 클럭 신호의 주파수가 이분주 또는 사분주된 주파수를 가지며, 시프트 신호 STH는 한 수평주기마다 한 펄스씩 신호가 입력된다.Referring to FIG. 4, an individual source drive integrated circuit configured in the source drive part 20 is composed of a shift resist 30, a latch 32, a digital / analog converter 34, and a buffer 36. 30 receives a horizontal clock signal H_CLK and a shift signal STH having a predetermined frequency. In this case, the horizontal clock signal H_CLK has a frequency in which the frequency of the mast clock signal input to the controller 10 is divided into two or four parts, and the shift signal STH is inputted with one pulse every one horizontal period.
시프트 레지스트(30)는 수평클럭신호 H_CLK를 기준으로 소정 수의 클럭 단위로 펄스를 횡방향으로 순차적으로 래치(32)로 출력하도록 구성되며, 해당 용량만큼의 시프트 출력이 완료되면 캐리 아우트 신호가 생성되고, 캐리 아우트 신호는 다음 순서의 시프트 레지스트(도시되지 않음)에 출력 시프트 동작을 위하여 인가된다.The shift resist 30 is configured to sequentially output pulses to the latch 32 in the horizontal direction in a predetermined number of clock units based on the horizontal clock signal H_CLK. When the shift output of the corresponding capacity is completed, a carry out signal is generated. The carry out signal is then applied to the next shift resist (not shown) for output shift operation.
그리고, 컨트롤러(10)에서 출력된 화상에 대한 데이터가 래치(32)로 시리얼로 입력되고, 래치(32)는 시프트 레지스트(30)의 출력이 시프트되어 입력되는 순서대로 시리얼 데이터를 저장하고 로드 신호 TP가 입력되면 데이터를 출력한다.Then, the data for the image output from the controller 10 is serially input to the latch 32, the latch 32 stores the serial data in the order in which the output of the shift resist 30 is shifted and input and the load signal Output data when TP is input.
그리고, 디지털/아날로그 컨버터(34)는 래치(32)로부터 입력되는 데이터를엔코딩(Encoding)하여 소스 라인 별로 출력할 계조 전압을 선택하고, 계조 발생부(14)에서 인가된 계조전압들 중 특정 전압이 엔코딩된 결과에 의하여 택일되어 디지털/아날로그 컨버터(34)에서 버퍼(36)로 출력되며, 이러한 계조전압들의 출력이 래치(32)의 데이터 입력 순서에 따라서 각 라인별로 이루어진다.The digital / analog converter 34 encodes data input from the latch 32 to select a gray voltage to be output for each source line, and selects a specific voltage among the gray voltages applied from the gray generator 14. The encoded result is selected and output from the digital / analog converter 34 to the buffer 36. The output of these gray voltages is performed for each line according to the data input order of the latch 32.
전술한 바와 같이 디지털/아날로그 컨버터(34)로부터 출력되는 계조전압들은 버퍼(36)에 인가되고, 계조전압들은 버퍼(36)에서 출력이 조절되어 소스 전압으로서 액정패널(22)에 인가된다.As described above, the gray voltages output from the digital / analog converter 34 are applied to the buffer 36, and the gray voltages are regulated in the buffer 36 and applied to the liquid crystal panel 22 as a source voltage.
한편, 도 3의 게이트 드라이브 파트(18)는 복수 개의 지연부와 게이트 드라이브 집적회로의 조합으로 구성되며, 개별 게이트 드라이브 집적회로는 시프트 레지스트(40)와 레벨 시프트(42) 및 증폭부(44)로 구성된다.Meanwhile, the gate drive part 18 of FIG. 3 is composed of a combination of a plurality of delay units and a gate drive integrated circuit, and the individual gate drive integrated circuits include a shift resist 40, a level shift 42, and an amplifier 44. It consists of.
시프트 레지스트(40)에는 시프트 신호 STV와 수직클럭신호 V_CLK가 입력되며, 시프트 레지스트(40)는 종방향으로 복수 개의 출력을 순차적으로 가지며, 그 후 캐리아우트 신호가 다른 시프트 레지스트(도시되지 않음)의 캐리인 신호로 입력된다.A shift signal STV and a vertical clock signal V_CLK are input to the shift resist 40, and the shift resist 40 has a plurality of outputs sequentially in the longitudinal direction, after which the carryout signal has a different shift resist (not shown). It is input as a carry-in signal.
레벨시프트(42)는 게이트 전압 발생부(16)로부터 턴온 전압 Von 및 턴오프 전압 Voff가 입력되며, 레벨시프트(42)의 입력 신호는 레벨이 상술한 턴온 전압 또는 턴오프 전압 레벨로 변환되어 증폭부(44)로 출력되고, 증폭부(44)는 입력된 신호를 소정 이득치로 증폭하여 게이트 신호로써 액정패널(22)에 입력한다. 이때 증폭부(44)는 출력 인에이블 신호 OE에 의하여 출력이 결정된다.The level shift 42 receives the turn-on voltage Von and the turn-off voltage Voff from the gate voltage generator 16, and the input signal of the level shift 42 is converted into the above-described turn-on voltage or turn-off voltage level and amplified. The amplification section 44 amplifies the input signal to a predetermined gain value and inputs it to the liquid crystal panel 22 as a gate signal. In this case, the amplifier 44 determines the output by the output enable signal OE.
전술한 도 4와 같이 개별 소스 드라이브 집적회로가 구성되며, 이러한 소스드라이브 집적회로들이 조합된 본 발명에 따른 소스 드라이브 파트(20)는 도 6과 같이 구성된다.As shown in FIG. 4, an individual source drive integrated circuit is configured, and the source drive part 20 according to the present invention in which such source drive integrated circuits are combined is configured as shown in FIG. 6.
소스 드라이브 파트(20)에 구성되는 게이트 드라이브 집적회로의 수는 제작자의 의도와 해상도에 따라서 달라질 수 있으며, 실시예는 8개가 구성된 것에 대하여 적용하여 설명한다.The number of gate drive integrated circuits configured in the source drive part 20 may vary depending on the intention and resolution of the manufacturer, and the embodiment will be described by applying eight configurations.
도 6의 소스 드라이브 파트(20)에 소스 드라이브 집적회로(50∼57)가 구성되며, 각 소스 드라이브 집적회로(50∼57)에는 수평 클럭 신호 H_CLK과 계조전압 및 데이터가 각각 입력되도록 구성된다.Source drive integrated circuits 50 to 57 are configured in the source drive part 20 of FIG. 6, and the horizontal clock signal H_CLK and the gradation voltage and data are respectively input to the source drive integrated circuits 50 to 57.
그리고, 소스 드라이브 집적회로(50)는 시프트 신호 STH가 인가되고 그에 따라서 생성된 캐리아우트 신호를 다음 소스 드라이브 집적회로(51)에 전달하도록 구성되며, 캐리아우트 신호의 전달은 소스 드라이브 집적회로(51)로부터 소스 드라이브 집적회로(57)까지 이루어진다.In addition, the source drive integrated circuit 50 is configured to transmit a carryout signal to which the shift signal STH is applied and thus generated to the next source drive integrated circuit 51, and the transfer of the carryout signal is performed by the source drive integrated circuit 51. To the source drive integrated circuit 57.
그리고, 로드신호 TP는 지연부(60)와 소스 드라이브 집적회로(50)에 입력되며, 로드신호 TP는 각 지연부(60∼66)를 순차적으로 거치면서 소정 시간씩 지연되고, 각 지연부(60∼65)는 출력되는 로드신호 TP1∼TP6를 소스 드라이브 집적회로(51∼56)와 지연부(61∼66)에 각각 입력하며, 지연부(67)는 최종 지연된 로드신호 TP7를 소스 드라이브 집적회로(57)에 입력한다.The load signal TP is input to the delay unit 60 and the source drive integrated circuit 50, and the load signal TP is delayed by a predetermined time while sequentially passing through the delay units 60 to 66. 60 to 65 input the output load signals TP1 to TP6 to the source drive integrated circuits 51 to 56 and the delay units 61 to 66, respectively, and the delay unit 67 inputs the final delayed load signal TP7 to the source drive integrated circuit. To the circuit 57.
여기에서 소스 전압을 지연시킬 총 시간을 임의의 B라 하면, 로드신호 TP1은 게이트 신호가 라이징되는 시점보다 임의의 시간 B 이상 빠른 시점에 라이징 시점을 갖도록 설정되며, 그 후 로드 신호 TP2∼TP8은 각각 B/8씩 누적 지연되어 각 소스 드라이브 집적회로들(51∼57)에 인가된다. 이에 대한 소스 신호의 출력동작의 상세한 설명은 도 8을 참조하여 설명한다.Here, if the total time to delay the source voltage is any B, the load signal TP1 is set to have a rising time at a time B more than the time when the gate signal rises, and then the load signals TP2 to TP8 are Cumulative delays of B / 8 are applied to the respective source drive integrated circuits 51 to 57, respectively. A detailed description of the output operation of the source signal will be described with reference to FIG. 8.
전술한 바에 있어서 지연부는 도 7과 같이 저항 R과 캐패시터 C로 이루어진 RC 지연 회로로 구성될 수 있으며, 그에 따라서 입력 단자 66으로 입력된 신호는 소정 시간 지연되어서 출력 단자 68을 통하여 출력되고, 이때 캐패시터는 게이트 라인과 소스 라인의 구성에 따라 형성되는 기생 캐패시터가 이용될 수 있다.As described above, the delay unit may be configured as an RC delay circuit including a resistor R and a capacitor C as shown in FIG. 7. Accordingly, a signal input to the input terminal 66 is delayed for a predetermined time and output through the output terminal 68. The parasitic capacitor formed according to the configuration of the gate line and the source line may be used.
전술한 바와 같이 구성되는 본 발명에 따른 실시예의 작용 및 효과에 대하여 설명한다.The operation and effects of the embodiment according to the present invention configured as described above will be described.
실시예에서 소스 신호는 소정 화소에 대하여 게이트 신호가 턴온 레벨로 라이징되는 시점의 소정 시간 전에 라이징되고 그리고 게이트 신호가 턴오프 레벨로 다운되는 시점의 소정 시간 후에 폴링되게 액정 패널에 인가된다.In an embodiment, the source signal is applied to the liquid crystal panel so that the source signal is raised to a predetermined time before the time when the gate signal rises to the turn-on level and polled after a predetermined time when the gate signal goes down to the turn-off level.
실시예에서 소스 신호가 최종 지연된 경우 소스 신호의 폴링 시점과 게이트 신호의 턴오프 레벨 다운 시점이 최소한 동일하거나 게이트 신호의 턴오프 레벨 다운 시점이 앞서도록 설정되며, 이를 위하여 소스 신호의 최종 지연될 시간 차를 Tg(상술한 'B')라 하면, 일예로서 소스 드라이브 집적회로의 수로 Tg를 분할한 시간차를 구하고, 소스 드라이브 집적회로(50)로부터 출력되는 소스 신호 So1의 폴링 시점은 게이트 신호의 턴오프 시점을 기준으로 Tg/(소스 드라이브 집적회로 수) 만큼 지연되며, 순차적으로 소스 드라이브 집적회로(51∼56)로부터 출력되는 소스 신호 So2∼So7가 Tg/(소스 드라이브 집적회로 수)만큼 누적 지연되고, 최종적으로 소스 드라이브 집적회로(57)로부터 출력되는 소스 신호 So8의 폴링 시점은 게이트 신호의 턴오프 시점을 기준으로 Tg 만큼 지연된다.In the embodiment, when the source signal is finally delayed, the polling time of the source signal and the turn-off level down time of the gate signal are set to be at least the same, or the turn-off level down time of the gate signal is set to be earlier. If the difference is Tg ('B' described above), for example, the time difference obtained by dividing Tg by the number of source drive integrated circuits is obtained, and the polling time of the source signal So1 output from the source drive integrated circuit 50 is the turn of the gate signal. Delayed by Tg / (number of source drive integrated circuits) based on the off time point, and source signals So2 to So7 sequentially outputted from the source drive integrated circuits 51 to 56 accumulate delayed by Tg / (number of source drive integrated circuits). Finally, the polling time of the source signal So8 output from the source drive integrated circuit 57 is Tg based on the turn-off time of the gate signal. Delayed by.
구체적으로 도 8을 참조하여 소스 신호의 지연 동작을 설명하면, 게이트 드라이브 파트(18)는 컨트롤러(10)로부터 출력 인에이블 신호 OE가 인가됨으로써 게이트 신호를 출력 인에이블 신호 OE의 폴링 시점에 맞추어 출력하고, 소스 드라이브 파트에 시프트 신호 STH와 로드 신호 TP가 입력됨으로써 각 소스 드라이브 집적회로(50∼57)에서 소스 신호 So1∼So8이 출력된다.Specifically, the delay operation of the source signal will be described with reference to FIG. 8. The gate drive part 18 outputs the gate signal in accordance with the polling time of the output enable signal OE by applying the output enable signal OE from the controller 10. Then, the shift signal STH and the load signal TP are input to the source drive part, so that the source signals So1 to So8 are output from the respective source drive integrated circuits 50 to 57.
즉, 소스 드라이브 집적회로(50)에 시프트 신호 STH가 입력되면, 소스 드라이브 집적회로(50)는 내부 시프트레지스트 동작 후 캐리아우트 신호를 발생하여 다음 소스 드라이브 집적회로(51)에 캐리인 신호로 입력하고, 소스 드라이브 집적회로(52)는 다시 내부 시프트레지스트 동작 후 캐리아우트 신호를 발생하여 다음 소스 드라이브 집적회로(52)에 캐리인 신호로 입력한다. 이러한 방법으로 순차적으로 캐리아우트 신호가 각 소스 드라이브 집적회로(57)까지 입력되며, 각 소스 드라이브 집적회로(50∼57)에 시프트 신호 STH 또는 캐리아우트 신호가 입력되면 데이터가 래치되고, 각 소스 드라이브 집적회로(50∼57)에 로드 신호가 입력되면 소스신호들이 액정패널로 출력된다.That is, when the shift signal STH is input to the source drive integrated circuit 50, the source drive integrated circuit 50 generates a carryout signal after the internal shift resist operation, and inputs it as a carry-in signal to the next source drive integrated circuit 51. The source drive integrated circuit 52 again generates a carryout signal after the internal shift resist operation and inputs the carryout signal to the next source drive integrated circuit 52 as a carry-in signal. In this way, the carryout signal is sequentially input to each source drive integrated circuit 57, and when the shift signal STH or the carryout signal is input to each source drive integrated circuit 50 to 57, the data is latched, and each source drive. When a load signal is input to the integrated circuits 50 to 57, source signals are output to the liquid crystal panel.
각 소스 드라이브 집적회로(50∼57)는 로드 신호 TP∼TP7이 지연되어 인가되는 만큼 즉 각각 연결된 복수 개의 소스 라인으로 Tg/8, 2Tg/8, 3Tg/8, 4Tg/8, …8Tg/8(=Tg)만큼 점차적으로 소스신호들도 지연되어 출력된다.Each of the source drive integrated circuits 50 to 57 is provided with Tg / 8, 2Tg / 8, 3Tg / 8, 4Tg / 8, ... as a plurality of source lines connected to each other as long as the load signals TP to TP7 are delayed and applied. Source signals are also delayed and output gradually by 8Tg / 8 (= Tg).
이에 따라서 소스 드라이브 집적회로(50)에 비하여 소스 드라이브 집적회로(51)는 소스 신호 So2의 출력이 Tg/8만큼 늦고, 소스 드라이브집적회로(52)는 소스 드라이브 집적회로(51)에 비하여 소스 신호 So3의 출력이 Tg/8만큼 늦다. 결국 이와 같이 소스 신호가 점차적으로 지연되어 출력됨으로써 소스 드라이브 집적회로(57)의 소스 신호 So8는 소스 드라이브 집적회로(50)보다 7Tg/8만큼 늦게 출력된다.As a result, the source drive integrated circuit 51 has a source signal So2 delayed by Tg / 8 as compared to the source drive integrated circuit 50, and the source drive integrated circuit 52 has a source signal compared to the source drive integrated circuit 51. The output of So3 is as late as Tg / 8. As a result, as the source signal is gradually delayed and output, the source signal So8 of the source drive integrated circuit 57 is output 7Tg / 8 later than the source drive integrated circuit 50.
그에 따라서 각 화소 별로 인가되는 소스 신호와 게이트 신호는 도 9와 같으며 도 9의 ①∼④은 도 3의 액정패널(22)의 ①∼④ 위치에 인가되는 소스 신호와 게이트 신호들이다. ①, ② 위치는 소스 신호 인가 쪽 제일 첫 화소이며, ③, ④ 위치는 게이트 신호 인가 쪽 제일 첫 화소이다.Accordingly, the source signal and the gate signal applied to each pixel are the same as those of FIG. 9, and reference numerals 1 to 4 in FIG. 9 are source signals and gate signals applied to positions 1 to ④ of the liquid crystal panel 22 of FIG. 3. The positions ① and ② are the first pixels on the source signal application side, and the positions ③ and ④ are the first pixels on the gate signal application side.
액정 패널의 ① 위치와 ③ 위치에서 게이트 신호의 턴오프 시점과 소스 신호의 폴링 시점은 Tg/8만큼 시간차를 갖는다. ① 위치와 ③ 위치의 화소는 소스 드라이브 집적회로(50)에서 출력되는 소스 신호 So1이 인가되는 것들이며, 그에 따라서 소스 신호가 인가되는 시점이 동일하다. 그리고, 게이트 신호의 턴온 구간은 소스 신호가 정상적인 레벨인 구간에 포함되어서 화소가 원하는 레벨로 충전되고, 그에 따라서 정확한 그레이 레벨로 화소가 투광된다.The turn-off time of the gate signal and the polling time of the source signal at the ① and ③ positions of the liquid crystal panel have a time difference by Tg / 8. Pixels at the positions ① and ③ are those to which the source signal So1 output from the source drive integrated circuit 50 is applied, and thus, the timing at which the source signal is applied is the same. In addition, the turn-on period of the gate signal is included in a period in which the source signal is at a normal level, so that the pixel is charged to a desired level, and accordingly, the pixel is transmitted to the correct gray level.
그리고, 액정 패널의 ② 위치와 ④ 위치에서 게이트 신호의 턴오프 시점과 소스 신호의 폴링 시점은 소스 신호가 누적 지연됨에 따라서 7Tg/8만큼 시간차를 갖는다. ② 위치와 ④ 위치의 화소는 게이트 드라이브 집적회로(57)에서 출력되는 소스 신호 So8가 인가되는 것들이며, 그에 따라서 소스 신호가 인가되는 시점이 동일하다. 액정 패널의 ② 위치와 ④ 위치는 게이트 드라이브 파트와 가장 멀리 떨어진 곳으로써 게이트 신호가 저항과 캐패시턴스의 영향을 많이 받아서 지연이 심하게 발생되며, 게이트 신호의 턴온 레벨은 소스 신호가 정상적인 그레이 레벨로 인가되는 구간에 포함된다. 따라서, ② 및 ④ 위치의 화소는 원하는 레벨로 충전되고, 정확한 그레이 레벨로 화소가 투광된다.The turn-off time of the gate signal and the polling time of the source signal at the ② and ④ positions of the liquid crystal panel have a time difference of 7Tg / 8 according to the cumulative delay of the source signal. Pixels at positions ② and ④ are those to which the source signal So8 output from the gate drive integrated circuit 57 is applied, and thus, the time point at which the source signal is applied is the same. ② and ④ positions of the liquid crystal panel are farthest from the gate drive part, and the gate signal is severely affected by the resistance and capacitance, and the delay is severely generated. The turn-on level of the gate signal is applied to the normal gray level. It is included in the section. Thus, the pixels at positions 2 and 4 are charged to a desired level, and the pixels are projected to the correct gray level.
전술한 바와 같이 소스 드라이브 집적회로는 각각 소정 시간 씩 소스 신호의 출력을 지연함으로써 소스 신호가 정상적인 레벨을 유지하는 구간에서 화소를 이루는 TFT를 턴온 시킴으로써 종래기술보다 7Tg/8 만큼의 게이트 턴온 펄스 폭을 증가시킬수 있으므로 액정 캐패시터의 충전율이 개선된다.As described above, the source drive integrated circuit delays the output of the source signal by a predetermined time, thereby turning on the TFT forming the pixel in a section in which the source signal maintains a normal level, thereby providing a gate turn-on pulse width of 7Tg / 8 than the prior art. The filling rate of the liquid crystal capacitor is improved because it can be increased.
본 발명은 게이트 신호의 턴온 구간이 소스 신호의 레벨이 정상적인 상태인 구간에 포함되도록 조정하는 것이며, 대화면, 고해상도를 실현하기 위해서는 게이트 신호의 턴온 구간이 15㎲ 이하로 줄어들기 때문에 그에 따라서 액정 캐패시터의 충전율을 개선시키기 위해서는 본 발명과 같이 게이트 신호의 턴온 구간을 소스 신호가 정상적인 레벨을 유지하는 구간으로 조정됨이 바람직하다.According to the present invention, the turn-on period of the gate signal is adjusted to be included in the period in which the level of the source signal is in a normal state. In order to improve the charging rate, it is preferable to adjust the turn-on period of the gate signal to a period in which the source signal maintains a normal level as in the present invention.
물론, TFT의 특성 또는 레이어 구성의 특성상 소스 신호가 액정 캐패시터를 충전하는 레벨로 충전되는 시간은 가변될 수 있으나, 이는 제작자가 게이트 신호의 지연 정도를 조정함으로써 적극적으로 대응될 수 있다.Of course, the time for which the source signal is charged to a level for charging the liquid crystal capacitor may vary due to the characteristics of the TFT or the nature of the layer configuration, but this may be actively responded by the manufacturer adjusting the degree of delay of the gate signal.
그리고, 본 발명에 따른 실시예는 각 소스 드라이브 집적회로 별로 지연하는 것이 예시되었으나, 이에 국한되지 않고 소스 드라이브 집적회로를 둘 또는 셋 단위로 구분하여 지연시간을 조정 적용함은 본 명세서의 기술적 사상을 이해한 자라면 용이하게 실시할 수 있다. 이러한 경우 소스 드라이브 집적회로 둘 또는 셋 단위로 지연부가 구성된다.In addition, the embodiment according to the present invention has been illustrated to delay for each source drive integrated circuit, but the present invention is not limited thereto, and the adjustment of the delay time by dividing the source drive integrated circuit into two or three units may be applied. Anyone who understands this can easily perform. In this case, the delay unit is configured in units of two or three source drive integrated circuits.
이상에서 상세히 설명한 바와 같이, 본 발명은 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 사람이라면, 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다.As described in detail above, the present invention has been described in detail with respect to preferred embodiments, but those skilled in the art to which the present invention pertains, various embodiments of the present invention without departing from the spirit and scope of the present invention It will be appreciated that the present invention may be modified or modified as described above.
따라서, 본 발명에 의하면 소스 전압이 각 화소 별 액정 캐패시터에 충전되는 충전율이 개선되므로 화면의 유니포미티가 확보된다. 특히, 본 발명은 대화면, 고해상도에 적용되어 짧은 게이트 신호 턴온 시간에서도 충분한 액정 캐패시터의 충전율이 보장되므로 화질이 개선된다.Therefore, according to the present invention, the charging rate at which the source voltage is charged in the liquid crystal capacitor for each pixel is improved, thereby ensuring uniformity of the screen. In particular, the present invention is applied to a large screen and a high resolution, so that a sufficient filling rate of the liquid crystal capacitor is guaranteed even in a short gate signal turn-on time, thereby improving image quality.
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