KR100340929B1 - 금속 초박막을 이용한 단전자 트랜지스터 - Google Patents
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Abstract
단원자층 정도의 연속적인 금속 초박막을 사용하여, 제작상 까다로운 조건의 종래 기술의 관통 접합 대신에 병목(bottle-neck) 형상을 갖는 취약 링크(weak link)를 단순 공정에 의하여 동일 기판 위에 집적화 시킴으로써, 단전자 집적회로의 구현에 용이한 단전자 트랜지스터가 개시된다. 본 발명은 1) 금속 초박막을 포함하는 반도체 기판, 2) 상기 반도체 기판의 금속 초박막 상에 형성된 소오스와 드레인과의 사이에 형성된 전자 섬(island), 3) 상기 소오스와 전자 섬 및 상기 전자 섬과 드레인과의 사이를 연결하는 관통 접합(tunnel junctions)의 역할을 수행할 수 있도록 잘록한 병목(bottle-neck) 형상을 가지며 상기 전자 섬의 전자들의 쿨롱 봉쇄를 유도할 수 있도록 식각 공정 시 그 경계면으로부터 일정 깊이의 손상 부분을 갖는 취약 링크(weak links), 및 4) 상기 전자 섬의 인근에 결합된 게이트 전극을 포함하는 단전자 트랜지스터를 포함한다.
Description
본 발명은 단전자 소자(single electron device)에 관한 것으로서, 보다 상세하게는 금속 초박막을 재료로 하여 리소그래피와 식각의 주요 공정에 의한 단순한 공정을 바탕으로 단전자 소자의 관통 접합부분을 식각 손상과 병목의 구도로서 처리함으로써, 배선을 포함한 단전자 집적회로의 구현에 유망한 단전자 트랜지스터에 관한 것이다.
단전자 소자는 전자 한 개로 전류 제어를 목표로 하는 전자 소자의 궁극적인 최종 구도이다. 통상의 전계효과 트랜지스터(FET)와 유사한 구도의 트랜지스터 개념의 소자가 이미 제안되어 초고집적 메모리나 초저전력 연산 회로의 구현을 위하여 연구되고 있고, 그 외에도 같은 원리를 이용한 신 개념의 다양한 소자와 회로들이 연구되고 있다.
이러한 단전자 소자의 한 예로서, FET와 유사한 단전자 트랜지스터의 개략도를 도시한 도 1을 참조하여 설명하면 다음과 같다.
크기가 아주 작은 전자 섬(island)(120)이 두 개의 관통 접합(tunneljunctions)(115, 125), 그리고 한 개의 캐패시터(135)에 둘러싸여 있으며, 상기 전자 섬(120)과 두 단자(110, 130) 사이를 연결하는 상기 관통 접합(115, 125)은 각각 (R1,C1)과 (R2,C2)의 저항 및 전하용량의 특성을 갖고 있다. 또한, 전자 섬(120)과 입력 단자(140) 사이에 형성된 상기 캐패시터(135)의 전하용량은 Cg이다. 상기 전자 섬(120)의 두 단자(110, 130) 사이에는 일정한 전압(V0)이 인가되어 있고, 상기 캐패시터(135)의 전단(140)에는 전자 섬(120)의 전기 특성을 제어할 수 있는 전압(Vg)이 연결되어 있다.
이러한 구조는 MOSFET과 매우 유사한 구조로서, 상기 두 단자(110, 130)는 소오스와 드레인, 그리고 상기 입력 단자(140)는 게이트에 각각 해당한다.
도 2는 전술한 구조를 갖는 단전자 트랜지스터의 특성 곡선으로서, Vo의 인가 전압에 대한 관통 접합을 통하여 전자 섬(120)을 흐르는 전류, I와 전자 섬(120)의 특성을 제어하는 제어 전압, Vg와의 관계를 보여준다.
따라서, 일정 전압(V0)을 상기 두 단자(110, 130)에 인가하고 입력 단자인 게이트(140)에 Vg를 인가하면, 흐르는 전류 I는 e/Cg의 주기를 갖는 피크 패턴을 보인다. 이때, 피크에 해당하는 MAX는 쿨롱 봉쇄가 풀린 전도 상태(conducting state)이고, MIN 부분은 쿨롱 봉쇄에 의한 절연 상태(insulating state)를 나타내고 있으며, 이들은 e/Cg를 주기로 하는 주기 함수이다. 이는 상기 캐패시터(135)에 유도된 전하가 e만큼 변화하는 것을 감지할 수 있는 감도를 보여주는 것이며, 전자한 개가 가진 전하량 이하의 유도 전하에 의해 소오스-드레인 전류가 변조될 수 있음을 의미한다. 따라서, 이를 단전자 트랜지스터라고 부른다.
상기 관통 접합(115, 125)의 특성이 저항과 캐패시턴스(R1, C1), (R2, C2)로 주어지며, 상기 캐패시턴스(135)는 Cg로서 주어진다고 가정하면, 도 2의 그래프에서 보이는 특성, 즉 단전자 관통 현상이 일어날 조건은 다음과 같다.
[여기서 h는 플랑크 상수로서 6.63 x 10-34J sec, e는 전자의 전하량으로서 1.60 x 10-19C, kB는 볼쯔만 상수로서 1.38 x 10-23J/K, 그리고 T는 절대 온도(K)이다.]
상기 수학식 1은 전자가 하나씩 관통하는 사건을 구분할 수 있는 단전자 관통의 요구 조건이고, 수학식 2는 전자 섬(120)으로 관통하여 들어간 전자가 쿨롱 법칙에 의하여 다른 전자가 열적 요동에 의하여 들어오지 못하도록 봉쇄할 수 있는 조건을 나타낸 것이다. 이 조건은 상기 (식 1)에서 알 수 있는 바와 같이, 단전자소자 자체 저항은 수백 ㏀이 되어야 하며, (식 2)는 소자의 상온 동작을 위해서는 전자 섬의 크기가 수십 나노미터 정도로, 상기 전자 섬(120)의 전체 캐패시턴스(Ct)가 aF(10-18Farad)단위로 작아져야 한다는 것을 의미한다.
이와 같이, 단전자 소자의 필수 요소는 전자 섬(120)의 크기와 특성이 좋은 관통 접합(115, 125)이다. 여기서, 관통 접합(115, 125)의 좋은 특성이란 상기 (식 1)과 (식 2)를 만족하는 저항(Ri)과 정전용량(Ci)을 보유하는 것이다. 현재, 이러한 조건을 만족시키는 제작 방법은 재료별로 분류하여 두 가지이다. 첫 번째는 금속 재료를 사용하는 것이고, 다른 하나는 반도체를 이용하는 것이다.
전술한 금속 재료를 이용하는 경우, Al이나 Nb를 주로 이용하고, 이중 각도 증착법(double angle evaporation technique)을 사용한다. 먼저, 전자선 묘화기법으로 크기가 수십 ㎚이하의 패턴을 만든 후, 금속을 진공 증착하여 전자 섬을 비롯한 주위 전극을 제작하고 이 금속의 표면을 자연 산화시켜 질이 좋은 산화막을 씌운 후, 약간 다른 각도로 금속을 재차 증착하여 관통 접합을 제작하는 방법이다. 현재, 이 방법은 단위 소자의 제작에는 유리하나, 단전자 소자의 실용화를 위한 단전자 소자의 집적에의 응용은 방법상 세 가지의 레벨에 걸친 복잡성과 이중각도 증착법의 한계로 인하여 불가능한 실정에 있다.
반도체를 이용할 경우, 전자선 묘화 방법(실리콘의 경우 산화 및 식각)을 사용하고 채널 위에 게이트를 제작하여 게이트 전압으로 관통 접합을 유도한다. 그러나, 이 역시 여러 레벨의 제작 공정을 요하는 관계로 집적에는 많은 어려움이 산재해 있다.
단전자 소자의 디지털 신호 처리 및 메모리 소자로서의 실용성을 확보하기 위해서는 소자들의 집적화가 필수적이며, 이러한 요구에 부응하기 위해서는 단전자 소자 제조에 있어서, 단순하며 용이한 공정 과정의 개발이 매우 중요하다.
이와 같이, 기존의 단전자 소자는 단전자 수송 동작을 위한 제작상 매우 까다로운 조건을 요한다. 즉, 상온 동작을 위한 10㎚ 수준의 패터닝 기술과, 전자를 격리할 수 있는 수 aF정도의 전하용량과 수십 ㏀의 저항을 가진 관통 접합을 요구하기 때문이다. 현재의 기술 수준으로는 단위 소자 차원의 개별 소자 제작이 가능하여 아날로그 소자, 즉 센서나 검출기, 또는 전류 표준 등에 이용되고 있으나, 보다 실용적이고 수요가 많은 디지털 집적회로의 제작은 기존의 재료/공정으로는 거의 불가능하고 신 개념의 재료 및 공정의 개발이 필요하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해결하기 위하여, 단원자층 정도의 연속적인 금속 초박막을 사용하여 까다로운 조건의 관통 접합 대신에 병목(bottle-neck) 형상을 갖는 취약 링크(weak link)를 단순 공정에 의하여 동일 기판 위에 집적화시킴으로써, 단전자 집적회로의 구현에 용이한 단전자 트랜지스터를 제공하는데 있다.
도 1은 일반적인 단전자 트랜지스터의 개략도,
도 2는 도 1의 단전자 트랜지스터의 I-Vg특성 곡선을 도시한 그래프,
도 3은 본 발명의 일 실시예에 의한 단전자 트랜지스터의 개략도,
도 4는 도 3에서의 금속 초박막 기판의 단면 구조를 도시한 도면,
도 5는 도 3에서의 병목 형상을 갖는 관통 접합부를 확대 도시한 도면,
도 6은 본 발명의 다른 실시예에 의한 단전자 트랜지스터의 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
110 : 소오스 120 : 전자 섬
115, 125 : 관통 접합 130 : 드레인
135 : 캐패시터 140 : 게이트
201 : 절연 기판 203 : 금속 초박막
205 : 보호 절연막
210 : 소오스 220 : 전자 섬
215, 225 : 관통 접합 217 : 식각 손상 부분
230 : 드레인 240 : 게이트
310 : 소오스 320 : 전자 섬
315, 325, 335 : 관통 접합 340 : 게이트
본 발명의 바람직한 실시예에 따르면, 상기 기술적 과제는,
금속 초박막을 포함하는 반도체 기판, 상기 반도체 기판의 금속 초박막 상에 형성된 소오스와 드레인과의 사이에 형성된 전자 섬(island), 상기 소오스와 전자 섬 및 상기 전자 섬과 드레인과의 사이를 연결하는 관통 접합(tunnel junctions)의 역할을 수행할 수 있도록 잘록한 병목(bottle-neck) 형상을 가지며, 상기 전자 섬의 전자들의 쿨롱 봉쇄를 유도할 수 있도록 식각 공정 시 그 경계면으로부터 일정 깊이의 손상 부분을 갖는 취약 링크(weak links), 및 상기 전자 섬의 인근에 결합된 게이트 전극을 포함하는 단전자 트랜지스터를 제공함으로써 해결된다.
바람직하게, 상기 단전자 트랜지스터는 상기 게이트 전극과 전자 섬과의 결합 방식에 따라, 즉 게이트 전극이 상기 전자 섬과 일정 간격 이격되어 결합될 수 있으며, 전자 섬과의 연결부분을 잘록하게 병목 구조로 처리한 취약 링크로서 결합시킬 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명에 따른 금속 초박막을 사용한 단전자 트랜지스터는 단순하고 용이한 공정으로 단전자 소자를 실용화시키기 위한 집적화에 적합한 기술로서, 금속 초박막에 레지스트를 입히고 패터닝을 한 후, 전자 섬과 취약 링크를 한번의 식각공정으로 형성함으로써, 별도의 정렬 리소그래피나 게이트 부착 공정 없이 단전자 소자를 집적시킨 것이다.
도 3은 본 발명의 일 실시예에 의한 C-SET(capacitively-coupled single electron transistor)의 개략적인 구조를 나타낸 것으로서, 도 1과 비교하면, 소오스 전극(210)과 드레인 전극(230)과의 사이에 전자 섬(220)이 형성되어 있으며, 소오스 전극(210)과 전자 섬(220), 그리고 전자 섬(220)과 드레인 전극(230)과의 사이에 형성된 취약 링크(weak link)(215, 225)가 도 1의 관통 접합 대신에 사용되었음을 알 수 있다. 본 발명에서 관통 접합으로 사용된 취약 링크(215, 225)는 높은 전기 저항을 가지므로써 쿨롱 봉쇄를 유도할 수 있는 바, 관통 접합이 높은 전기저항을 가지면 전자들을 전자섬에 가둘수 있는 쿨롱 봉쇄의 효과를 가진다는 것은 종래기술 부분에서 충분히 설명하였고 아울러 이미 여러 연구에서 확인된 바 있다.
본 발명에서의 취약 링크(215, 225)는 묘화 패턴 상의 크기(lithographic size)가 주위에 비해 잘록하게 작아진 것도 있으나, 도 5에서 도시한 바와 같이, 식각의 공정을 거치면서 경계면으로부터 일정 깊이의 부분(217)이 손상을 받기 때문에 취약 링크(215, 225) 부분은 전자 산란(diffusive)을 일으켜 저항이 높아짐으로써, 전자들을 상기 전자 섬(220)에 가두어 둘 수 있다. 따라서, 관통 접합의 역할을 충분히 대신할 수 있다.
도 4는 도 3에 도시한 바와 같은 병목 구조와 손상된 경계면을 갖는 취약 링크들(215, 225)을 포함하는 단전자 트랜지스터의 단위 패턴이 형성되는 금속 초박막을 포함하는 기판의 단면 구조를 도시한다.
본 발명에서의 금속 초박막이란, 3 ㎚를 넘지 않는 두께의 연속적인 금속 박막을 지칭하는 것으로서, 원자 길이로 나타낼 때, 5층 이하의 두께를 말한다. 이러한 금속 박막을 이루는 재료로서는, 보통 전이 금속(예를 들어 Ti 등) 또는 전이 금속의 합금(예를 들면, Ti-Ni 등) 또는 전이금속을 포함하는 화합물(예를 들면, Mo-C, Mo-Ge, Mo-Si, Ti-C 등)이 있으며, 적당한 기판과 조건하에서 단원자층의 연속적인 초박막을 형성한다. 이 경우, 상기 금속 초박막의 면 저항은 수 내지 수십 ㏀의 크기에 이르게 되고, 상기 취약 링크들(215, 225)은 식각 손상에 의한 영향까지 고려하면 수 ㏁에 이를 수 있기 때문에 관통 접합의 역할을 충분히 대신할 수가 있는 것이다.
구체적으로 도 4에 도시한 바와 같이, 절연성 기판(201) 위에 단원자층 정도의 금속 초박막(203)을 증착시키고, 그 위에 절연 보호막(205)을 증착시킨 다층 구조의 기판을 사용한다. 이때, 상기 절연성 기판(201)으로는 Si, SiO2, Al2O3, 또는 MgO 등을 사용하며, 상기 절연 보호막(205)으로는 SiC, SiO2또는 Al2O3등을 이용할 수 있으며, 이 절연 보호막(205)의 역할은 얇은 금속 초박막(203)의 산화를 방지하기 위한 것이다. 또한, 상기 금속 초박막(203) 및 절연 보호막(205)의 증착법으로는 열 증착(thermal evaporation), 스퍼터 증착, CVD(chemical vapor deposition), MBE(molecular beam epitaxy) 등의 여러 증착법을 사용할 수 있다.
이어, 전술한 구조의 기판 상에 도 3와 같은 패턴만 남기고 나머지 부분은 식각한다. 한 예로서, 병목(bottle-neck) 형상을 포함하는 도 3과 같은 마스크 패턴을 이용하여 상기 기판의 금속 초박막(203)을 에칭한 후, 레지스트를 제거하면 도 3과 같은 모양의 단전자 소자를 얻을 수 있다. 이때의 에칭 방법으로는 건식과습식 식각법을 이용할 수 있으나, 도 5에 도시한 바와 같이 취약 링크(215)의 손상된 경계면(217)의 형성을 위하여 건식 식각방법을 사용하는 것이 보다 바람직하다.
이러한 과정을 통하여 제작된 단전자 소자의 병목 구조를 갖는 취약 링크(215, 225)는 식각에 의하여 파생된 손상에 의하여 높은 전기저항을 갖게 되고, 관통 접합의 역할을 수행하게 되어 그 사이에 있는 전자 섬(220)으로 전자들이 이동할 때 쿨롱 봉쇄의 효과를 얻게 된다. 그 결과, 단전자 수송이 야기되어 게이트 전극(240)과 함께 단전자 트랜지스터의 구도를 가지게 된다. 이때, 병목 부분의 폭은 식각에 의한 손상 폭에 의하여 결정될 수 있다.
도 6은 본 발명의 다른 실시예에 의한 R-SET(resistively-coupled single electron transistor)의 구조를 나타낸다.
본 실시예에 의한 R-SET 구조가 C-SET 구조와 다른 점은 게이트 전극(340)이 캐패시터로서가 아니라 레지스터로서의 취약 링크(335)를 통하여 전자 섬(320)의 전위차를 조절할 수 있다는 것이다. 이 구조는 전술한 실시예에 따라 쉽게 구현될 수 있으므로 그에 대한 설명은 약하기로 한다.
본 실시예에 의한 R-SET 구조가 C-SET에 비하여 갖는 장점은, 통상적으로 전압 이득(voltage gain)이 크고 배경 전하(background charge)에 의한 트랜지스터 특성의 불균일성 또는 요동을 제거할 수 있다는 이점을 갖는다.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서, 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능함은 물론이다.
이상 설명한 바와 같이 본 발명의 바람직한 실시예에 의하면, 리소그래피와 식각의 단순 공정에 의하여 하나의 기판 위에 단전자 소자들의 집적화를 가능하게 할뿐만 아니라 소자 부분은 물론 배선 부분까지 같이 제작이 가능하기 때문에 단전자 회로의 집적화에 매우 유용하게 적용될 수 있는 효과를 발휘한다.
Claims (5)
- 단전자 소자의 집적회로에 있어서,금속 초박막을 포함하는 반도체 기판;상기 반도체 기판의 금속 초박막 상에 형성된 소오스와 드레인과의 사이에 형성된 전자 섬(island);상기 소오스와 전자 섬 및 상기 전자 섬과 드레인과의 사이를 연결하는 관통 접합(tunnel junctions)의 역할을 수행할 수 있도록 잘록한 병목(bottle-neck) 형상을 가지며, 상기 전자 섬의 전자들의 쿨롱 봉쇄를 유도할 수 있도록 식각 공정 시 그 경계면으로부터 일정 깊이의 손상 부분을 갖는 취약 링크(weak links); 및상기 전자 섬의 인근에 일정 간격 이격 형성되어 상기 전자 섬과 캐패시티브하게 결합(capacitively coupled)된 게이트 전극을 포함하는 것을 특징으로 하는 단전자 트랜지스터.
- 제1항에 있어서, 상기 반도체 기판은,Si, SiO2, Al2O3, 및 MgO 중의 어느 하나로 이루어진 절연 기판;상기 절연 기판 상에 형성되며, 3㎚ 이하의 두께를 갖는 단원자층의 연속적인 금속 초박막; 및상기 금속 초박막 상에 형성된 절연 보호막으로 구성된 것을 특징으로 하는단전자 트랜지스터.
- 제2항에 있어서,상기 금속 초박막은 원소 주기율표상의 3d, 4d, 5d족의 전이 금속, 전이 금속들간의 합금, 또는 전이금속을 포함하는 화합물 중에서, 상기 절연 기판에 증착 시 단원자층의 연속적인 초박막을 형성할 수 있는 금속으로 구성된 것을 특징으로 하는 단전자 트랜지스터.
- 제1항에 있어서,상기 취약 링크는 상기 전자 섬과 동일 식각공정으로 형성되며, 상기 취약 링크의 손상된 경계면의 형성을 위하여 건식 식각방법을 사용하는 것을 특징으로 하는 단전자 트랜지스터.
- 단전자 소자의 집적회로에 있어서,금속 초박막을 포함하는 반도체 기판;상기 반도체 기판의 금속 초박막 상에 형성된 소오스와 드레인과의 사이에 형성된 전자 섬(island);상기 소오스와 전자 섬 및 상기 전자 섬과 드레인과의 사이를 연결하는 관통 접합(tunnel junctions)의 역할을 수행할 수 있도록 잘록한 병목(bottle-neck) 형상을 가지며, 상기 전자 섬의 전자들의 쿨롱 봉쇄를 유도할 수 있도록 식각 공정 시 그 경계면으로부터 일정 깊이의 손상 부분을 갖는 취약 링크(weak links); 및상기 전자 섬의 전위차를 조절할 수 있도록 게이트와 전자 섬과의 연결부분을 잘록하게 병목 구조로 처리한 취약 링크로서 결합시킨 레지스티브하게 결합된(resistively coupled)된 게이트 전극을 포함하는 것을 특징으로 하는 단전자 트랜지스터.
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