KR100338696B1 - 동기화 시스템 - Google Patents

Abstract

본 발명은 여러 개의 비동기 디지탈 신호들을 동기식 통신망으로 다중화 시키는 시스템 VC-4에서 필요한 동기화 시스템에 관한 것이다.

광대역 동기식 통신망에서는 기존의 비동기식 디지탈 계위의 신호들이 다중화 되어 기본주파수를 155.52 Mbit/s로 하는 동기식 전송장치로 전송되어져야 한다. 이 비동기 신호들은 스타핑(stuffing)동기방법으로 동기식 전송망으로 삽입되며, 우선 각각에 적합한 임시적인 가상콘테이너(VC: Virtual Container)에 수용된다. 그러나 이 동기방식에서 고유의 지터(jitter)가 발생하는 문제가 있다. 이 지터는 전송되는 신호의 품질에 저하를 일으킨다.

본 발명에서는 이러한 지터의 크기를 기존의 방법보다 작게 발생시키는 개선된 동기화 시스템을 제공한다.

Description

동기화 시스템{synchronization system}

본 발명은 동기화 시스템에 관한 것으로, 더욱 상세하게 말하자면, 여러 개의 비동기 디지털 신호들을 동기식 통신망으로 다중화 및 역다중화 시키는 동기화 시스템에 관한 것이다.광대역 동기식 통신망에서는 디지탈 신호들이 기본 주파수를 155.52 Mbit/s로 하는 동기식 클럭(clock)에 의해 다중화 된 후에 전송된다. 이러한 디지탈 신호들은 스타핑 동기 방법으로 동기식 클럭과 동기된 후에 가상콘테이너(VC: Virtual Container)에 함께 다중화되어 수용되는데, 이 과정을 사상(mapping)이라고 한다. 44.736 Mbit/s의 디지탈 신호는 VC-3를 통하여 사상되고, 139.264 Mbit/s의 신호는 가상콘테이너 VC-4를 통하여 사상된다. 이러한 내용과 관련 시스템파라미터들은 모두 자세하게 ITU-T에 의해 권고안 G.707에 규정되어 있다.

도 1은 현재 VC-4에 사용되고 있는 동기화 시스템의 구성도이다. 가상콘테이너에는 여러 개의 서비스 비트(service bits)가 존재하는데 서비스 비트들이 존재하는 시점마다 디지탈 펄스가 프레임 발생기(frame generator)(150)에 의해 만들어진다. 버퍼(buffer)(120)에 쓰여진 데이타를 읽어내기 위하여 버퍼(120)에 공급되는 클럭은 프레임 발생기(150)에서 생성된 펄스들에 의해 멈춰지게 되어(closk with gaps) 서비스 비트들이 삽입될 자리가 마련된다. 한편 두 클럭 간의 동기를 위하여 입력클럭과 다중화 장치의 클럭이 서로 비교되어야 하는데 보통 버퍼에 데이타를 써 넣기 위하여 분주된 입력 클럭(input clock 또는 write clock)과 이 데이타를 다시 읽어내기 의해 분주된 다중화 장치의 클럭(read clock)의 위상이 위상비교기(phase comparator)(170)에 의해 비교된다. 이때 버퍼의 크기(클럭의 분주비)는 두 클럭 간의 최대 위상차 보다 커야 되는데 VC-4에서는 대략 24 비트 크기의 버퍼가 필요하다. 프레임 내에 분포되어 있는 스타핑 정보 비트의 위치보다 빠른 일정한 시간대역에서 동기 제어를 위한 두 클럭간의 위상비교가 행해져야 하는데 이 스타핑 판별시간대역을 위상비교 윈도우(window)라고 한다. 이때 윈도우의 실질적인 크기는 버퍼의 크기(버퍼제어를 위한 클럭의 분주비)와 같게 된다. 연속적으로 분주된 두 클럭들과 윈도우 신호는 위상비교기(170)에 보내져서 윈도우 신호가 위치하는 시간대역 내에서 두 클럭 간의 위상이 비교된다. 이때 위상차가 한계치를 초과하게 되면 스타핑이 행해져야 한다는 스타핑 정보(stuffing information)가 발생되어 분주기(130)에 공급되는 리드 클럭 중 스타핑 비트 자리에 위치한 클럭을 한 비트 멈추게 한다( 리드 클럭(read clock)을 제어하는 스타핑 동기방식). 아울러 이 정보는 수신 측에 보내져 수신 장치(200) 내 버퍼(230)를 제어하는 클럭을 역시 한 비트 멈추게 한다.

VC-4의 경우에 한 프레임 내에 보내져야할 데이타 수는 1935비트이다. 1935는 분주값 24로 나누었을 때 정수로 되지 않고 15의 나머지를 남긴다. 그러므로 어떤 한 프레임에서의 위상비교는 그 전 프레임의 위상비교 때보다 시간적으로 15비트 빠른 시점에서 행해진다. 이때 그 전 프레임에서 스타핑이 행하여졌으면 그 프레임에서 클럭이 한 비트 멈추어졌으므로 데이타를 읽기 위한 클럭 수가 한 비트 적어져서 다음 프레임의 위상비교는 시간적으로 14 비트 만큼 빠른 위치에서 행해진다. 위상비교 위치가 계속 14 또는 15비트씩 빨라져서 시간적으로 비교윈도우 시간대를 앞서게 되면 연속적인 분주된 비교펄스 중 윈도우 보다 늦게 위치했던 펄스가 윈도우내로 들어와 입력 클럭과 계속 비교된다.도 1의 수신측 역다중 장치(200)에서는 송신 측에서 행해졌던 스타핑 제어 과정과 역 방향의 과정이 행해진다. 여러 위치에서 멈추어진 불연속적인 클럭으로(clock with gaps) 데이터가 버퍼(230)에 써넣어진다. 이 버퍼(230)에 쓰여진 데이타는 PLL(Phase Locked Loop)의 한 부분인 전압제어발진기(VCO:Voltage Controlled Oscillator)(260)의 클럭으로 읽혀진다. 이때 VCO(230)의 주파수는 불연속적인 입력 클럭의 평균주파수와 같으나 클럭의 불연속성으로 인한 입력지터는 PLL의 지터전달함수(jitter transfer function)특성에 따라 필터링(filtering)되어 전달되므로 지터가 비교적 작은 VCO 리드 클럭을 얻을 수 있다.

도 2에 위와 같이 리드 클럭 제어방식을 이용한 장치에서 발생되는 지터들의 실효치들이 측정되어 컴퓨터 시뮬레이션에 의한 결과와 비교되었다. 시스템 VC-4에서는 대략 23비트 보다 큰 버퍼가 필요하다. 이 때 버퍼의 크기(write, read 클럭의 분주비)에 따라서 발생되는 지터의 모양이 달라진다.도 2에 버퍼의 크기가 24, 26, 28 일 때 두 클럭의 주파수편차에 의해 결정되는 스타핑비(한 프레임당 스타핑 빈도)에 따라서 발생되는 지터의 측정된 실효치들이 나타나 있다. 측정된 값과 컴퓨터 시뮬레이션에 의한 값이 비교된 이 세 그림에서 보듯이 실효치가 20ns 이상인 큰 크기의 지터가 발생하는 것을 알 수 있다.도 1과 위의 설명에서와 같이 프레임 내에 존재하는 서비스 비트들의 위치 때 마다 클럭이 멈추어지며, 이 불균일한 다중화 장치의 클럭(read clock)들이 분주 되어 분주된 라이트 클럭(write clock)과 위상비교 된다. 한편 프레임 내에 존재하는 이러한 서비스 비트들의 존재 때문에 두 클럭 간의 위상 차(지터)는 매우 크게 변동된다. 그러므로 위상 비교 시점이 변동되었을때 이로 인하여 도 2에서와 같이 큰 크기의 지터가 실제 발생된다.

그러므로 본 발명이 이루고자 하는 기술적 과제는 종래의 문제점을 해결하기 위한 것으로, 동기화 시스템에서 종래의 리드 클럭 동기 제어 방식 대신 라이트 클럭 제어 방식을 사용하여 위상차(지터)를 감소시키고자 하는데 있다.

도 1은 종래 사용되고 있는 리드(read) 클럭 제어방식의 동기화 시스템의 구성도이다.

도 2는 종래 사용되고 있는 리드 클럭 제어방식의 VC-4에서 발생하는 실제 지터의 실효치이다.

도 3은 본 발명의 실시예에 따른 라이트(write) 클럭 제어방식의 동기화 시스템의 구성도이다.

도 4는 본 발명의 실시예에 따른 라이트 클럭 제어방식의 VC-4에서 측정된 지터의 실효치이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.도 3에 본 발명의 실시예에 따른 라이트 클럭 제어방식의 동기화 시스템의 구조가 도시되어 있다.첨부한 도 3에 도시되어 있듯이, 본 발명의 실시예에 따른 라이트 클럭 제어방식의 동기화 시스템은, 크게 다중화(synchronizer)부(10) 및 역다중화부(desynchronizer)(20)를 포함한다.다중화부(10)는 제1 분주기(11), 제1 버퍼(12), 제2 분주기(13), 앤드 연산기(14), 프레임 생성기(15), 멀티플렉서(16) 및 위상 비교기(17)를 포함한다.역다중화부(20)는 앤드 연산기(21), 제3 분주기(22), 제2 버퍼(3), 위상 검출기(24), 필터(25), 전압 제어 발진기(26), 제4 분주기(27)를 포함한다. 여기서, 위상 검출기(24), 필터(25), 전압 제어 발진기(26), 및 제4 분주기(27)가 PLL을 형성한다.이러한 구조로 이루어지는 본 발명의 실시예에 따른 동기 장치의 동작을 설명하면 다음과 같다.종래와 동일하게 서비스 비트들이 존재하는 시점마다 디지탈 펄스가 프레임 발생기(15)에서 생성되며, 제1 버퍼(12)에 쓰여진 데이타를 읽어내기 위하여 버퍼에 공급되는 클럭은 이 프레임 발생기(15)에서 생성된 펄스들에 의해 멈춰지게 되어 서비스 비트들이 삽입될 자리가 마련된다.한편 버퍼에 데이타를 써 넣기 위하여 제1 분주기(11)에 의하여 분주된 입력클럭(write clock)과, 버퍼(12)에 있는 데이타를 다시 읽어내기 의해 제2 분주기(13)에 의하여 분주된 다중화 장치의 리드 클럭(read clock)은 위상 비교기(17) 및 버퍼(12)로 입력되며, 위상 비교기(17)는 입력 클럭과 다중화 장치의 클럭 즉, 리드 클럭의 위상을 서로 비교한다. 이 때 버퍼의 크기(클럭의 분주비)는 두 클럭 간의 최대 위상차 보다 커야 되며, 본 발명의 제1 실시예에서 제1 및 제2 분주기(11,13)의 분주비는 "43"이다.위상 비교기(17)는 입력되는 스타핑 판별 시간 대역인 윈도우 신호에 따라, 윈도우 신호가 위치하는 시간대역 내에서 연속적으로 분주된 두 클럭들의 위상을 비교한다. 이때 위상차가 한계치를 초과할 때마다 위상 비교기(17)는 입력클럭(write clock)의 분주비를 제1 분부비 43 에서 제2 분주비 42로 변화시킨다. 즉, 분주된 입력 클럭을 시간적으로 한 비트 만큼 빠른 시간에 공급하여, 두 클럭간의 위상차를 보정한다.종래와 달리 스타핑 제어시 리드 클럭과 무관한 입력 클럭을 제어시킴으로써 위상비교위치가 변동하지 않게 되며, 이에 따라 두 클럭 간의 정확한 위상비교가 이루어 질 수 있다.이 때 클럭의 분주비는 프레임 내 데이타 수를 분주비로 나누었을 때 정수가 되도록 선정하여야만 한다. 예를 들어, VC-4의 경우 프레임 내 데이타수 1935를 분주비로 나누었을 때 정수가 되도록 43으로 선택되어야 만 이로 인한 위상비교 위치의 변동이 없게 된다.한편, 위의 다중화부(10)에서 프레임 발생기(15)에서 생성된 디지털 펄스는 역다중화부(20)로 입력되어 위의 송신측 다중화부(10)에서 행해졌던 스타핑 제어 과정과 역 방향의 과정이 행해진다.여러 위치에서 멈추어진 불연속적인 클럭으로 데이타가 제2 버퍼(23)에 써넣어진다. 제2 버퍼(23)에 쓰여진 데이타는 PLL(Phase Locked Loop)의 한 부분인 전압 제어 발진기(VCO, 26)에서 출력되는 클럭으로 읽혀진다.구체적으로, 제3 분주기(22)에서 출력된 클럭은 위상 검출기(24)로 입력되며, 위상 검출기(24)는 제4 분주기(27)에서 입력되는 클럭에 따라 상기 제3 분주기(22)에서 출력되는 클럭의 위상을 검출하고, 필터(25)는 입력되는 클락을 PLL의 전달함수 특성에 따라 필터링(filtering)하여 전압 제어 발진기(26)로 출력하며, 필터링된 클럭에 따라 상기 버퍼에 저장된 데이타를 리드하기 위한 출력 클럭의 주파수를 가변시켜 출력한다. 이 때, 출력 클럭은 제4 분주기(27)에 의하여 제1 분주비로 분주되어 위상 검출기(24)로 입력되며, 다중화부(10)의 위상 비교기(17)의 제어에 따라 위상차(라이트 클럭과 리드 클럭의 위상차)가 한계치를 초과할 때마다 분주비를 제2 분주비(42)로 가변시켜 클럭을 분주한다.도 4에 본 발명의 실시예에 따른 입력 클럭 제어방식으로의 VC-4에서 측정된 지터의 실효치가 도시되어 있다.본 발명의 실시예예 따른 입력 클럭 제어방식에 따라 제작된 가상콘테이너 장치의 출력에 나타나는 지터가 위상 검출기로 검출되어 스토리지 오실로스코프(storage oscilloscope)에 보관되고 그 실효치가 측정되었다.도 4에 도시된 실효치와 종래의 방식에 따른 도 2의 실효치를 비교하면, 본 발명의 실시예에 따른 동기화에서 기존 시스템 보다 크기가 작은 지터가 발생하는 것을 알 수 있다.

이상에서 상술한 바와 같이 본 발명은 기존의 방식과 달리, 라이트 클럭을 제어하는 동기 제어 장치를 사용함으로서 지터가 작게 발생되는 우수한 장치를 고안하였다. 만일 디지탈 화상신호에 전송 도중 큰 크기의 지터가 발생되면, 특히 칼러 화질에 저하가 발생하게 된다. 그러므로 전송 장치에서 발생되는 지터에 대한 규격은 ITU-T에서도 엄격히 규정하고 있다. 새로운 동기 제어 장치를 사용함으로서 국제규격에도 맞으며 지터 특성이 우수한 전송장치를 제작할 수 있다.

Claims (2)

1. 디지탈 신호를 스타핑 동기방식을 사용하여 동기식 통신망으로 다중화 및 역다중화시키는 동기화 시스템에 있어서,

   데이터가 저장되어 있는 버퍼

   상기 버퍼에 데이터를 라이트하기 위한 입력 클럭을 제1 분주비로 분주하여 리드 클럭으로 출력하는 제1 분주기;

   서비스 비트들이 존재하는 시점마다 디지털 펄스를 발생하는 프레임 발생기;

   상기 디지털 펄스를 제1 분주비로 분주하여 상기 버퍼에 저장된 데이터를 리드하기 위한 라이트 클럭으로 출력하는 제2 분주기;

   상기 입력 클럭과 상기 라이트 클럭의 위상을 비교하고, 상기 비교 결과 위상차가 설정된 한계치를 초과하는 경우에 분주비를 가변시키기 위한 제어 신호를 출력하는 위상 비교기

   를 포함하고,

   상기 제1 분주비는 상기 제어 신호에 따라 분주비를 제2 분주비로 가변시켜 입력 클럭을 분주하며, 상기 제1 분주비는 프레임 내 데이타 수를 분주비로 나누었을 때 정수가 되도록 하는 값인 것을 특징으로 하는 동기화 시스템.
2. 제1항에 있어서,

   데이터 저장되는 버퍼;

   상기 라이트 클락을 제1 분주비로 분주하는 제3 분주기;

   입력되는 클락에 따라 상기 분주된 라이트 클럭의 위상을 검출하는 위상 검출기;

   상기 위상이 검출된 클럭 신호를 필터링하는 필터;

   상기 필터링된 클럭에 따라 상기 버퍼에 저장된 데이타를 리드하기 위한 출력 클럭의 주파수를 가변시켜 출력하는 전압 제어 발진기;

   상기 전압 제어 발진기에서 출력되는 출력 클럭을 제1 분주비로 분주하여 상기 위상 검출기로 제공하며, 상기 위상 비교기에서 출력되는 제어 신호에 따라 출력 클럭을 제2 분주비로 분주하여 상기 위상 검출기로 제공하는 제4 분주기

   를 더 포함하는 동기화 시스템.