KR100336577B1 - Wafer level package - Google Patents
Wafer level package Download PDFInfo
- Publication number
- KR100336577B1 KR100336577B1 KR1020000036500A KR20000036500A KR100336577B1 KR 100336577 B1 KR100336577 B1 KR 100336577B1 KR 1020000036500 A KR1020000036500 A KR 1020000036500A KR 20000036500 A KR20000036500 A KR 20000036500A KR 100336577 B1 KR100336577 B1 KR 100336577B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- metal
- upper insulating
- metal pattern
- wafer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
본 발명은 웨이퍼 레벨 패키지를 개시한다. 개시된 본 발명은, 반도체 칩의 표면에 복수개의 본드 패드들이 형성된다. 각 본드 패드가 노출되도록 하부 절연층이 반도체 칩 표면에 도포된다. 복수개의 금속편들이 하부 절연층상에 증착된다. 각 본드 패드만이 노출되도록 상부 절연층이 하부 절연층상에 도포되어, 각 금속편들이 상부 절연층에 내장된다. 일단이 본드 패드와 연결되고 타단은 금속편들 상부에 위치되는 금속 패턴이 상부 절연층상에 증착된다. 금속 패턴의 타단만이 노출되도록 솔더 레지스트가 상부 절연층상에 형성된다. 노출된 금속 패턴의 타단에 솔더 볼이 마운트된다.The present invention discloses a wafer level package. In the disclosed invention, a plurality of bond pads are formed on a surface of a semiconductor chip. A lower insulating layer is applied to the surface of the semiconductor chip so that each bond pad is exposed. A plurality of metal pieces are deposited on the lower insulating layer. An upper insulating layer is applied on the lower insulating layer so that only each bond pad is exposed, so that each metal piece is embedded in the upper insulating layer. A metal pattern, one end of which is connected to the bond pad and the other end of which is located above the metal pieces, is deposited on the upper insulating layer. Solder resist is formed on the upper insulating layer so that only the other end of the metal pattern is exposed. Solder balls are mounted on the other end of the exposed metal pattern.
Description
본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼상태에서 각종 패키징 공정이 실시되는 웨이퍼 레벨 패키지에 관한 것이다.The present invention relates to a wafer level package, and more particularly, to a wafer level package in which various packaging processes are performed in a wafer state.
기존의 일반적인 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing general packages were manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이러한 웨이퍼 레벨 패키지를 제조 공정 순서대로 도 1 내지 도 7을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured in this manner is referred to as a wafer level package. The wafer level package will be schematically described with reference to FIGS. 1 to 7 in the order of manufacturing process as follows.
먼저, 도 1에 도시된 바와 같이, 웨이퍼(1) 표면에는 실리콘 질화막인 보호막(3)이 도포되어 있다. 웨이퍼(1)에 구성된 복수개의 반도체 칩의 본드 패드(2)는 보호막(3)에 형성된 홈을 통해 노출되어 있다.First, as shown in FIG. 1, the protective film 3 which is a silicon nitride film is apply | coated to the wafer 1 surface. The bond pads 2 of the plurality of semiconductor chips formed in the wafer 1 are exposed through the grooves formed in the protective film 3.
이러한 상태에서, 도 2에서와 같이 보호막(2) 전체 표면에 하부 절연층(4)을 도포한다. 그런 다음, 도 3에 도시된 바와 같이, 본드 패드(2) 상부에 위치한 하부 절연층(4) 부분을 식각하여, 본드 패드(2)를 위로 노출시킨다. 하부 절연층(4)상에 금속막을 증착한 후 이를 패터닝하여, 도 4와 같이 일단이 본드 패드(2)에 전기적으로 연결된 금속 패턴(5)을 형성한다. 금속 패턴(5)의 타단은 원형의 볼 랜드(5a)를 갖는다.In this state, the lower insulating layer 4 is applied to the entire surface of the protective film 2 as shown in FIG. 2. Then, as shown in FIG. 3, the portion of the lower insulating layer 4 positioned on the bond pad 2 is etched to expose the bond pad 2 upward. A metal film is deposited on the lower insulating layer 4 and then patterned to form a metal pattern 5 having one end electrically connected to the bond pad 2 as shown in FIG. 4. The other end of the metal pattern 5 has a circular ball land 5a.
이어서, 도 5를 참조로 하부 절연층(4) 표면에 상부 절연층(6)을 도포하고, 금속 패턴(5)의 타단 상부, 즉 볼 랜드(5a)에 위치한 상부 절연층(6) 부분을 식각하여 비아홀(6a)을 형성하므로써, 도 6과 같이 볼 랜드(5a)를 비아홀(6a)을 통해서 노출시킨다. 그런 다음, 도 7과 같이 솔더 볼(7)을 볼 랜드(5a)상에 마운트한다.Subsequently, the upper insulating layer 6 is applied to the surface of the lower insulating layer 4 with reference to FIG. 5, and a portion of the upper insulating layer 6 located on the other end of the metal pattern 5, ie, the ball land 5a, is removed. By etching to form the via hole 6a, the ball land 5a is exposed through the via hole 6a as shown in FIG. Then, the solder ball 7 is mounted on the ball land 5a as shown in FIG.
이러한 공정은 웨이퍼 레벨에서 실시되고, 마지막으로 스크라이브 라인을 따라 웨이퍼(1)를 절단하여 개개의 반도체 칩으로 분리하므로써, 웨이퍼 레벨 패키지가 완성된다.This process is carried out at the wafer level, and finally the wafer 1 package is completed by cutting the wafer 1 along the scribe line and separating it into individual semiconductor chips.
그런데, 종래의 웨이퍼 레벨 패키지는 솔더 볼의 접합 강도가 매우 취약하다. 그 이유는 다음과 같다. 종래에는 금속 패턴이 서로 분리된 2개의 절연층에 의해 상하에서 지지되므로 금속 패턴의 지지 구조가 매우 취약하다. 따라서, 볼 랜드는 상부 절연층에서 노출되는 금속 패턴의 일부가 되므로, 이러한 볼 랜드에 마운트된 솔더 볼의 접합 강도가 매우 취약하게 된다.However, the conventional wafer level package is very weak in the bonding strength of the solder ball. The reason for this is as follows. Conventionally, since the metal pattern is supported up and down by two insulating layers separated from each other, the support structure of the metal pattern is very weak. Therefore, since the ball lands become part of the metal pattern exposed in the upper insulating layer, the bonding strength of the solder balls mounted on these ball lands becomes very weak.
특히, 솔더 볼이 크랙되는 주된 요인은 솔더 볼이 보드에 마운트된 후, 수평 방향으로 작용하는 전단 응력을 받기 때문이다. 이러한 이유는, 도 8에 도시된 바와 같이, 반도체 칩(1)의 열팽창계수는 3ppm이고, 절연층(6)의 열팽창계수는 200ppm, 볼 랜드(5a), 금속 패턴의 열팽창계수는 17ppm, 그리고 솔더 볼(7)의 열팽창계수는 24ppm으로서, 절연층(6)의 열팽창계수가 볼 랜드(5a)와 솔더 볼(7)보다 대략 100ppm 정도 높기 때문이다. 따라서, 이러한 열팽창계수 차이로 인해서, 솔더볼이 측면으로부터 전단 응력을 심하게 받아서, 솔더 볼에 크랙이 발생되는 문제점이 있었다.In particular, the main reason for cracking the solder ball is that the solder ball is mounted on a board and is subjected to a shear stress acting in the horizontal direction. For this reason, as shown in FIG. 8, the thermal expansion coefficient of the semiconductor chip 1 is 3 ppm, the thermal expansion coefficient of the insulating layer 6 is 200 ppm, the ball land 5a, the thermal expansion coefficient of the metal pattern is 17 ppm, and This is because the thermal expansion coefficient of the solder ball 7 is 24 ppm, and the thermal expansion coefficient of the insulating layer 6 is approximately 100 ppm higher than that of the ball lands 5a and the solder balls 7. Therefore, due to such a difference in thermal expansion coefficient, the solder ball receives a severe shear stress from the side, there was a problem that cracks in the solder ball.
이와 같이, 웨이퍼 레벨 패키지에서 솔더 볼의 접합 강도 측면에서 문제가 있는데도, 굳이 솔더 볼을 계속 사용하는 이유는 리드 프레임과 같은 다른 수단보다 솔더 볼이 전기 신호 전달 경로를 단축시킬 수 있기 때문이다. 전기 신호 전달 경로의 단축은 반도체 칩이 고집적화되어 감에 따라 필연적으로 요구되는 사항이다.As such, even though there are problems in terms of bonding strength of solder balls in wafer-level packages, the reason why solder balls continue to be used is that solder balls can shorten the electrical signal transmission path than other means such as lead frames. Shortening of the electrical signal transmission path is inevitably required as semiconductor chips become highly integrated.
이와 같이, 솔더 볼을 이용한 패키지에서 우선적으로 해결해야 될 문제가 바로 전술된 솔더 볼의 접합 강도이다. 이러한 문제를 해소하기 위해서는, 현재로서는 응력 흡수층의 두께를 늘이는 방법 외에는 제시된 방안이 별로 없다. 웨이퍼 레벨 패키지에서 응력 흡수층이란 바로 보드의 열팽창계수와 거의 동일한 열팽창계수를 갖는 절연층을 의미한다.As such, the problem to be solved first in a package using solder balls is the bonding strength of the solder balls described above. In order to solve this problem, there are currently few proposed methods other than increasing the thickness of the stress absorbing layer. In a wafer-level package, the stress absorbing layer means an insulating layer having a coefficient of thermal expansion almost equal to that of the board.
그러므로, 절연층의 두께를 두껍게 형성하기만 하면 상기된 문제가 해소될 것으로 일견 생각될 수 있지만, 바로 이 점에 있어서 현재의 기술로는 해결될 수 없는 장애가 있다. 그 장애란 절연층의 두께가 20㎛ 이하로 제한된다는 것이다. 그 이유는, 절연층, 특히 하부 절연층의 두께를 너무 두껍게 형성하게 되면, 두꺼운 하부 절연층을 부분 식각하여 본드 패드 전체를 완벽하게 노출시키기가 매우 곤란하기 때문이다. 설사, 본드 패드가 하부 절연층으로부터 노출된다고 하더라도, 금속막을 매우 깊게 위치한 본드 패드에 정확하게 접촉시키기가 곤란하다는 공정상의 새로운 문제가 유발된다.Therefore, it can be conceived that the above-mentioned problems will be solved only by forming the thickness of the insulating layer thickly, but at this point, there are obstacles that cannot be solved by the current technology. The obstacle is that the thickness of the insulating layer is limited to 20 µm or less. The reason is that if the thickness of the insulating layer, especially the lower insulating layer is formed too thick, it is very difficult to partially etch the thick lower insulating layer to completely expose the entire bond pad. Even if the bond pad is exposed from the lower insulating layer, a new process problem arises that it is difficult to accurately contact the metal film with the bond pad located very deeply.
따라서, 본 발명은 상기된 종래의 웨이퍼 레벨 패키지들이 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 절연층의 열팽창계수를 최대한 낮추어서, 그의 열팽창계수와 솔더 볼 및 볼 랜드간의 차이가 줄어들도록 하여, 솔더 볼에 크랙이 발생되는 현상을 억제할 수 있는 웨이퍼 레벨 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve all the problems of the conventional wafer-level packages described above, by lowering the coefficient of thermal expansion of the insulating layer as much as possible, so that the difference between the coefficient of thermal expansion and the solder ball and ball land is reduced, It is an object of the present invention to provide a wafer level package that can suppress cracking of solder balls.
도 1 내지 도 7은 종래의 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.1 to 7 are cross-sectional views illustrating conventional wafer level packages in the order of manufacturing process.
도 8은 종래 패키지에서 볼 랜드 구조를 확대해서 나타낸 상세 단면도.8 is an enlarged detailed cross-sectional view showing a ball land structure in a conventional package.
도 9 내지 도 15는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.9-15 are cross-sectional views illustrating wafer level packages in accordance with the present invention in the order of manufacturing process.
도 16은 본 발명의 패키지에서 볼 랜드 구조를 확대해서 나타낸 상세 단면도.16 is an enlarged detailed sectional view showing the ball land structure in the package of the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 웨이퍼 11 ; 본드 패드10; Wafer 11; Bond pad
20 ; 하부 절연층 21 ; 상부 절연층20; Lower insulating layer 21; Upper insulation layer
22 ; 솔더 레지스트 30 ; 금속편22; Solder resist 30; Metal
31 ; 금속 패턴 40 ; 솔더 볼31; Metal pattern 40; Solder ball
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.
반도체 칩의 표면에 복수개의 본드 패드들이 형성된다. 각 본드 패드가 노출되도록 하부 절연층이 반도체 칩 표면에 도포된다. 복수개의 금속편들이 하부 절연층상에 증착된다. 각 본드 패드만이 노출되도록 상부 절연층이 하부 절연층상에 도포되어, 각 금속편들이 상부 절연층에 내장된다. 일단이 본드 패드와 연결되고 타단은 금속편들 상부에 위치되는 금속 패턴이 상부 절연층상에 증착된다. 금속 패턴의 타단만이 노출되도록 솔더 레지스트가 상부 절연층상에 형성된다. 노출된 금속 패턴의 타단에 솔더 볼이 마운트된다.A plurality of bond pads are formed on the surface of the semiconductor chip. A lower insulating layer is applied to the surface of the semiconductor chip so that each bond pad is exposed. A plurality of metal pieces are deposited on the lower insulating layer. An upper insulating layer is applied on the lower insulating layer so that only each bond pad is exposed, so that each metal piece is embedded in the upper insulating layer. A metal pattern, one end of which is connected to the bond pad and the other end of which is located above the metal pieces, is deposited on the upper insulating layer. Solder resist is formed on the upper insulating layer so that only the other end of the metal pattern is exposed. Solder balls are mounted on the other end of the exposed metal pattern.
상기된 본 발명의 구성에 의하면, 금속 패턴의 타단, 즉 볼 랜드 하부에 상부 절연층에 내장된 금속편들이 배치되므로써, 이 금속편들에 의해 절연층의 열팽창계수가 낮아지게 되어, 열팽창계수 차이로 인한 솔더 볼의 크랙 현상이 억제된다.According to the above-described configuration of the present invention, since the metal pieces embedded in the upper insulating layer are disposed at the other end of the metal pattern, that is, the lower portion of the ball land, the thermal expansion coefficient of the insulating layer is lowered by these metal pieces, resulting from the difference in coefficient of thermal expansion. Cracking of solder balls is suppressed.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 8 내지 도 14는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이고, 도 15는 본 발명의 주요부인 볼 랜드 구조를 확대해서 나타낸 상세 단면도이다.8 to 14 are cross-sectional views showing the wafer level package according to the present invention in the order of manufacturing process, and FIG. 15 is an enlarged detailed cross-sectional view showing the ball land structure which is the main part of the present invention.
먼저, 도 8에 도시된 바와 같이, 복수개의 반도체 칩이 구성된 웨이퍼(10) 표면에 본드 패드(11)가 배치되어 있다. 하부 절연층(20)을 웨이퍼(10) 표면에 도포한 후 이를 식각하여, 도 9와 같이 본드 패드(11)를 노출시킨다.First, as illustrated in FIG. 8, a bond pad 11 is disposed on a surface of a wafer 10 including a plurality of semiconductor chips. The lower insulating layer 20 is coated on the surface of the wafer 10 and then etched to expose the bond pad 11 as shown in FIG. 9.
그런 다음, 금속막을 하부 절연층(20) 표면에 증착한 후 이를 패터닝하여, 도 10에 도시된 바와 같이 하부 절연층(20)의 소정 부위에만 국부적으로 남는 수 개의 금속편(30)을 형성한다. 여기서, 하부 절연층(20)의 소정 부위란 후술되는 솔더 볼이 마운트되는 위치와 동일 수직선상에 있는 위치를 말한다. 즉, 볼 랜드 하부 위치에 수 개의 금속편(30)이 배치된다.Then, a metal film is deposited on the surface of the lower insulating layer 20 and then patterned to form several metal pieces 30 that remain locally only at predetermined portions of the lower insulating layer 20 as shown in FIG. 10. Here, the predetermined portion of the lower insulating layer 20 refers to a position on the same vertical line as the position where the solder ball described later is mounted. That is, several metal pieces 30 are arrange | positioned in the ball land lower position.
이어서, 상부 절연층(21)을 하부 절연층(20) 표면에 도포한 후 이를 식각하여, 도 11과 같이 본드 패드(11)만을 노출시킨다. 따라서, 수 개의 금속편(30)들은 이러한 공정을 통해서 상부 절연층(21)에 내장된다. 상부 절연층(21)에 내장된 금속편(30)들은 그 사이를 통해서 상부 절연층(21)이 침투하게 되므로, 상부 절연층(21)의 열팽창계수를 낮추는 역할을 한다.Subsequently, the upper insulating layer 21 is applied to the surface of the lower insulating layer 20 and then etched to expose only the bond pad 11 as shown in FIG. 11. Therefore, several metal pieces 30 are embedded in the upper insulating layer 21 through this process. The metal pieces 30 embedded in the upper insulating layer 21 penetrate the upper insulating layer 21 therebetween, thereby lowering the coefficient of thermal expansion of the upper insulating layer 21.
계속해서, 도 12에 도시된 바와 같이, 다른 금속막을 상부 절연층(21)상에 증착한 후 이를 패터닝하여, 일단이 본드 패드(11)에 연결되고 타단은 금속편(30) 상부에 위치되는 금속 패턴(31)을 형성한다.Subsequently, as shown in FIG. 12, another metal film is deposited on the upper insulating layer 21 and then patterned, so that one end is connected to the bond pad 11 and the other end is located on the metal piece 30. The pattern 31 is formed.
이어서, 도 13과 같이 솔더 레지스트(22)를 상부 절연층(21)상에 도포한 후이를 식각하여, 금속 패턴(31)의 타단만을 노출시킨다. 노출된 금속 패턴의 타단이 솔더 볼이 마운트되는 볼 랜드가 된다.Subsequently, after the solder resist 22 is applied on the upper insulating layer 21 as shown in FIG. 13, the solder resist 22 is etched to expose only the other end of the metal pattern 31. The other end of the exposed metal pattern becomes a ball land on which solder balls are mounted.
마지막으로, 솔더 볼(40)을 금속 패턴(31)의 타단에 마운트한 후, 스크라이브 라인을 따라 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리하면, 도 14에 도시된 본 발명에 따른 웨이퍼 레벨 패키지가 완성된다.Finally, after the solder ball 40 is mounted on the other end of the metal pattern 31, the wafer 10 is cut along the scribe line and separated into individual semiconductor chips. The wafer according to the present invention shown in FIG. The level package is complete.
이상에서 상술된 바와 같이, 본 발명에 따른 웨이퍼 레벨 패키지의 기술적 특징은 금속편(30)에 있다. 즉, 도 15에 도시된 바와 같이, 금속 패턴(31)의 타단 하부에 위치한 상부 절연층(21) 부분에는 수 개의 금속편(30)이 내장되어서, 이 금속편(30)들에 의해 상부 절연층(21)의 열팽창계수가 낮아지게 된다. 그러므로, 솔더 볼(40)과 절연층(21)간의 열팽창계수 차이가 줄어들게 되어, 솔더 볼(30)에 크랙이 발생되는 현상이 억제된다. 설사, 절연층(21)에서 먼저 크랙이 발생된다 하더라도, 크랙의 진전 경로가 금속편(30)들에 의해 어느 정도는 저지되기 때문에, 시간당 솔더 볼(30)의 크랙 발생율이 낮아지게 된다.As described above, the technical feature of the wafer level package according to the present invention lies in the metal piece 30. That is, as shown in FIG. 15, several metal pieces 30 are embedded in a portion of the upper insulating layer 21 positioned under the other end of the metal pattern 31, and the upper insulating layer ( The coefficient of thermal expansion of 21 is lowered. Therefore, the difference in thermal expansion coefficient between the solder ball 40 and the insulating layer 21 is reduced, and the phenomenon that a crack occurs in the solder ball 30 is suppressed. Even if cracks are generated in the insulating layer 21 first, since the crack propagation path is blocked to some extent by the metal pieces 30, the crack generation rate of the solder balls 30 per hour is lowered.
이상에서 설명한 바와 같이 본 발명에 의하면, 볼 랜드 하부에 위치한 절연층에 금속편들이 내장되므로써, 이 금속편들에 의해 절연층의 열팽창계수가 낮아게 되어, 솔더 볼에 크랙이 발생되는 현상이 억제된다.As described above, according to the present invention, since the metal pieces are embedded in the insulating layer located below the ball land, the coefficient of thermal expansion of the insulating layer is lowered by these metal pieces, and the phenomenon of cracking in the solder ball is suppressed.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036500A KR100336577B1 (en) | 2000-06-29 | 2000-06-29 | Wafer level package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036500A KR100336577B1 (en) | 2000-06-29 | 2000-06-29 | Wafer level package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020002063A KR20020002063A (en) | 2002-01-09 |
| KR100336577B1 true KR100336577B1 (en) | 2002-05-16 |
Family
ID=19674835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036500A KR100336577B1 (en) | 2000-06-29 | 2000-06-29 | Wafer level package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100336577B1 (en) |
-
2000
- 2000-06-29 KR KR1020000036500A patent/KR100336577B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020002063A (en) | 2002-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6951801B2 (en) | Metal reduction in wafer scribe area | |
| EP1609179B1 (en) | Internally reinforced bond pads | |
| US7994613B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR20090131045A (en) | Wafer level package and manufacturing method thereof | |
| KR20120080641A (en) | Through silicon via guard ring | |
| EP1336200B1 (en) | Integrated circuit wafer with crack-stop features | |
| KR100314277B1 (en) | Wafer level package | |
| US7276440B2 (en) | Method of fabrication of a die oxide ring | |
| KR100728978B1 (en) | Method for fabricating wafer level package | |
| JP2006108489A (en) | Manufacturing method of semiconductor device | |
| KR100336577B1 (en) | Wafer level package | |
| KR20020000623A (en) | Wafer level package | |
| JP2006222258A (en) | Semiconductor wafer, semiconductor element, and manufacturing method thereof | |
| KR100336576B1 (en) | Wafer level package | |
| KR20020000692A (en) | Wafer level package | |
| KR20010061797A (en) | Wafer level package | |
| KR20010061790A (en) | Wafer level package | |
| KR100321162B1 (en) | Wafer level package and method of fabricating the same | |
| KR100349374B1 (en) | Wafer level package and method of fabricating the same | |
| KR100596764B1 (en) | wafer level package and method of fabricating the same | |
| KR20010004032A (en) | method of restraining crack at solder ball of semiconductor package | |
| JP2008511979A (en) | Chip with at least one test contact structure | |
| KR20010061782A (en) | Wafer level package | |
| KR20090098068A (en) | Method of fabricating wafer level package | |
| KR20010068593A (en) | Wafer level package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |