KR100336560B1 - Lower electrode of a capacitor and fabricating method thereof - Google Patents
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Abstract
본 발명은 반도체장치의 캐패시터 하부전극 및 그 제조방법에 관한 것으로서, 특히, 별도의 노광장치 없이 비정렬방식으로 캐패시터의 하부전극을 연탄형으로 형성하므로서 유전막이 형성되는 면적을 극대화하여 소자의 신뢰성을 확보하며 고집적화에 적합하도록 한 반도체장치의 캐패시터 하부전극 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조방법은 소자들이 형성되고 절연층으로 덮힌 웨이퍼상에 하부전극형성물질층을 형성하는 단계와, 하부전극형성물질층상에 포토레지스트막을 형성하는 단계와, 소정 모양을 갖는 다수개의 규칙적인 단위셀 패턴이 형성된 압착용 마스크를 포토레지트막에 압착시켜 잔류한 포토레지스트막으로 이루어진 포토레지스트패턴을 형성하는 단계와, 토레지스트패턴을 식각마스크로 이용하여 하부전극형성물질층을 소정 깊이로 제거하여 잔류한 하부전극형성물질층으로 둘러싸이면서 상부가 개방된 다수개의 구멍들을 형성하는 단계와, 포토레지스트패턴을 제거하는 단계와, 잔류한 하부전극형성물질층을 패터닝하여 구멍을 적어도 두 개이상 포함하는 서로 전기적으로 이격되고 규칙적인 형태를 갖는 다수개의 하부전극블록을 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor lower electrode of a semiconductor device and a method of manufacturing the same. In particular, the bottom electrode of the capacitor is formed in a briquette type in an unaligned manner without a separate exposure device, thereby maximizing the area in which the dielectric film is formed and improving reliability of the device. The present invention relates to a capacitor lower electrode of a semiconductor device which is secured and suitable for high integration, and a manufacturing method thereof. A method of manufacturing a capacitor lower electrode of a semiconductor device according to the present invention includes forming a lower electrode forming material layer on a wafer on which elements are formed and covered with an insulating layer, forming a photoresist film on the lower electrode forming material layer, and Forming a photoresist pattern made of the remaining photoresist film by pressing a crimping mask having a plurality of regular unit cell patterns having a shape to the photoresist film, and forming a lower electrode using the toresist pattern as an etching mask Removing the material layer to a predetermined depth to form a plurality of holes having an open upper portion surrounded by the remaining lower electrode forming material layer, removing the photoresist pattern, and patterning the remaining lower electrode forming material layer Electrically spaced apart from one another, including at least two holes; The number of lower electrode block comprises the step of forming.
Description
본 발명은 반도체장치의 캐패시터 하부전극 및 그 제조방법에 관한 것으로서, 특히, 별도의 노광장치 없이 비정렬방식으로 캐패시터의 하부전극을 연탄형으로 형성하므로서 유전막이 형성되는 면적을 극대화하여 소자의 신뢰성을 확보하며 고집적화에 적합하도록 한 반도체장치의 캐패시터 하부전극 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor lower electrode of a semiconductor device and a method of manufacturing the same. In particular, the bottom electrode of the capacitor is formed in a briquette type in an unaligned manner without a separate exposure device, thereby maximizing the area in which the dielectric film is formed and improving reliability of the device. The present invention relates to a capacitor lower electrode of a semiconductor device which is secured and suitable for high integration, and a manufacturing method thereof.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 캐패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.Many studies have been conducted to increase the storage density so that the capacitor has a constant storage capacity even if the cell area is reduced due to the high integration of the semiconductor device. In order to increase the capacitance, the capacitor was formed into a stacked or trenched three-dimensional structure to increase the surface area of the dielectric.
디램제조공정에서 셀부를 구성하기 위하여 반도체기판 위에 트랜지스터 등을 형성한 다음 다수개의 다결정실리콘층으로 스토리지전극 및 플레이트전극을 형성하고 유전막을 그 사이에 개재시켜 캐패시터를 형성한 다음 소자간의 전기적 연결을 위하여 금속배선공정을 실시하게 된다.In the DRAM manufacturing process, transistors and the like are formed on a semiconductor substrate to form a cell portion, and then a storage electrode and a plate electrode are formed of a plurality of polysilicon layers, and a dielectric film is interposed therebetween to form a capacitor. The metal wiring process is performed.
상술한 바와 같이 메모리 소자의 셀이 갖는 제한된 영역에서 캐패시터의 정전용량을 확보하기 위한 유효면적을 증대시키기 위하여 다음과 같은 종래 기술이 있다.As described above, in order to increase the effective area for securing the capacitance of the capacitor in the limited area of the cell of the memory device, there is the following conventional technology.
첫째, 캐패시터의 하부전극인 스토리지전극의 표면을 불규칙하게(rugged morphology) 형성하여 디자인 룰(design rule)과 구조학상 제한될 수 밖에 없는 캐패시터의 면적을 증가시킨다. 대표적인 예로, 일차적으로 박스형태의 스토리지전극을 형성한 다음 그 표면에 다수개의 반구형 실리콘 그레인(Hemispherical Silcon Grain, 이하 HSG라 칭함)를 형성하여 결과적으로 스토리지전극의 표면적을 증가시키는 기술이다.First, the surface of the storage electrode, which is the lower electrode of the capacitor, is formed in a rugged morphology, thereby increasing the area of the capacitor that can not be limited in terms of design rules and structure. As a representative example, first, a box-shaped storage electrode is formed, and then a plurality of hemispherical silica grains (hereinafter referred to as HSG) are formed on the surface thereof, thereby increasing the surface area of the storage electrode.
둘째, 유전상수가 큰 물질로 유전막을 형성하여 캐패시터의 정전용량(capacitance)을 증가시키는 기술이다. 이때, 유전막으로 사용되는 물질로는 Ta2O5, BST 등이 있다. 그러나, 고유전체를 유전막으로 사용하면 소자의 캐패시턴스 증가에 한계가 있고 누설전류 문제 등이 관건이다.Second, the dielectric film is formed of a material having a high dielectric constant to increase the capacitance of the capacitor. In this case, materials used as the dielectric film include Ta 2 O 5 , BST, and the like. However, when the high dielectric material is used as the dielectric film, there is a limit to the capacitance increase of the device, and the problem of leakage current is a problem.
반도체장치의 고집적화에 따라 소자의 최소 선폭이 수십 ㎚ 까지 미세화되므로 디램(DRAM) 제조에 있어서 ArF 등의 노광장치가 필요하고, 소자의 미세화에 따른 층간 정렬(alignment)이 중요한 문제로 대두된다.Since the minimum line width of the device is miniaturized to several tens of nanometers due to the high integration of semiconductor devices, an exposure apparatus such as ArF is required for DRAM production, and interlayer alignment due to the miniaturization of devices is an important problem.
VLSI급 메모리셀의 캐패시터를 제조하기 위하여 다양한 기하학적 구조들이 제시되고 있다. 256M DRAM 이상의 초미세구조에서는 복자한 구조의 캐패시터 제작이 곤란하다. 최근에는 간단한 박스 내지는 블록형의 하부전극패턴에 HSG(hemisphereical silicate glass) 등을 형성하여 하부전극의 표면적을 극대화시킨다. 그러나, 과다한 HSG의 형성은 메모리 셀간의 전기적 단락을 유발할 수 있다.Various geometries have been proposed to fabricate capacitors of VLSI class memory cells. In the ultrafine structure of 256M DRAM or more, it is difficult to manufacture a capacitor having a return structure. Recently, HSG (hemisphereical silicate glass) is formed on a simple box or block type lower electrode pattern to maximize the surface area of the lower electrode. However, the formation of excess HSG can cause electrical shorts between memory cells.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도이다.1A to 1C are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the prior art.
도 1a를 참조하면, P형의 반도체기판인 실리콘기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역(11)이 형성되어 있다.Referring to FIG. 1A, an impurity region 11 used as a source and a drain region by being doped with N-type impurities such as acenic or phosphorus (P) on a silicon substrate 10, which is a P-type semiconductor substrate, is heavily doped. ) Is formed.
그리고, 반도체기판(10) 상에 층간절연층으로 산화막(12)을 화학기상증착법(이하 CVD라 한다)으로 증착하여 형성한다.The oxide film 12 is formed on the semiconductor substrate 10 by an interlayer insulating layer by chemical vapor deposition (hereinafter referred to as CVD).
그다음, 층간절연층(12) 위에 포토레지스트를 이용하는 포토리쏘그래피(photolithography) 공정을 실시하여 불순물영역(11)의 표면을 노출시키는 접촉구를 형성한다.Next, a photolithography process using a photoresist is performed on the interlayer insulating layer 12 to form contact holes for exposing the surface of the impurity region 11.
그리고, 스토리지전극용 플러그를 접촉구를 충분히 매립하도록 형성하기 위하여 층간절연층(12) 위에 불순물이 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한 다음 층간절연층(12)의 표면이 노출되도록 에치백하여 접촉홀을 매립하고불순물영역(11)과 전기적으로 콘택된 플러그(13)를 형성한다.In order to form a plug for the storage electrode to sufficiently fill the contact hole, a polysilicon layer doped with an impurity is deposited on the interlayer insulating layer 12 by CVD to expose the surface of the interlayer insulating layer 12. It etches back to fill the contact hole and form a plug 13 electrically contacted with the impurity region 11.
그 다음, 노출된 플러그(13) 표면을 포함하는 층간절연층(12) 위에 SiH4와 PH3를 반응기체로 하여 비정질 실리콘층(14)을 증착하여 형성한다.Next, an amorphous silicon layer 14 is formed by depositing SiH 4 and PH 3 as a reactant on the interlayer insulating layer 12 including the exposed plug 13 surface.
이때, 형성되는 실리콘층(14)은 증착온도를 무조건 낮출 수 없으므로 510-530℃ 사이에서 형성되므로 완전히 비정질 상태가 아니고 부분적으로 결정핵을 갖게 되고 이후 공정에서 이부위는 부분적으로 결정화가 이루어진다. 따라서, 이후 HSG 형성공정에서 결정화된 부위에는 HSG 그레인이 형성되지 않게 되고 주변과 비교하여 매그러운 표면을 가지게 되며, 이를 볼드효과(bold effect)라 부른다.At this time, since the silicon layer 14 to be formed is not able to lower the deposition temperature unconditionally, since it is formed between 510 and 530 ° C., the silicon layer 14 is not completely amorphous and has crystal nuclei partially, and this part is partially crystallized in a subsequent process. Therefore, HSG grains are not formed at the crystallized site in the HSG formation process and have a smooth surface compared to the surroundings, which is called a bold effect.
그리고, 이러한 실리콘층(14)을 510℃에서 8000Å 두께로 형성하기 위해서 약 24시간이 소요된다. 일반적으로 폴리실리콘을 증착할 경우에는 동일 두께 형성시 약 6시간정도 소요된다.Then, it takes about 24 hours to form such a silicon layer 14 to a thickness of 8000 kPa at 510 占 폚. Generally, when depositing polysilicon, it takes about 6 hours to form the same thickness.
도 1b를 참조하면, 실리콘층에 포토리쏘그래피법으로 건식식각을 실시하여 하부전극(140)을 패터닝한다. 이때, 형성되는 하부전극(140)의 형태는 박스형, 크라운형, 실린더형 또는 핀형 등 다양한 형태로 패터닝될 수 있다.Referring to FIG. 1B, the bottom electrode 140 is patterned by dry etching the silicon layer by photolithography. In this case, the shape of the lower electrode 140 may be patterned into various shapes such as a box shape, a crown shape, a cylinder shape, or a pin shape.
그리고, 노출된 하부전극(140)의 표면에 선택적 SiH4기체를 이용한 HSG 공정을 실시하여 반구형 돌출부(15)를 형성하여 하부전극(140)의 표면적을 증가시킨다. 결국, 하부전극(140)과 돌출부(15)가 최종 하부전극(140,15)이 된다. 이때, 반구형 돌출부(15)는 노출된 하부전극(140)의 표면에 SiH4기체를 흘려 증착되게 하여 형성한다.In addition, an HSG process using a selective SiH 4 gas is performed on the exposed bottom electrode 140 to form a hemispherical protrusion 15 to increase the surface area of the bottom electrode 140. As a result, the lower electrode 140 and the protrusion 15 become the final lower electrodes 140 and 15. In this case, the hemispherical protrusion 15 is formed by flowing SiH 4 gas on the exposed surface of the lower electrode 140.
그 다음, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 하부전극(140) 및 돌출부(15)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층(14)의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.Then, in order to prevent the depletion phenomenon, if necessary, after removing the natural oxide film formed on the lower electrode surface, additional impurity ion implantation is performed on the lower electrode 140 and the protrusion 15. This is advantageous in terms of HSG formation, the longer the incubation time for crystallization, and the longer the incubation time, the more doping is necessary because the deposition temperature of the silicon layer 14 must be low or the doping concentration is low.
도 1c를 참조하면, 최종 하부전극(140,15) 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막(16)을 형성한 다음, 산소 분위기에서 유전막(16)에 후처리공정을 실시하여 유전막(16)의 특성을 좋게한다. 이는, 유전막(16)이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.Referring to FIG. 1C, a dielectric film 16 is formed by depositing Ta 2 O 5 having excellent dielectric constant on the surfaces of the final lower electrodes 140 and 15, and then performing a post-treatment process on the dielectric film 16 in an oxygen atmosphere. This improves the characteristics of the dielectric film 16. This is to form a molecular formula consisting of Ta 2 O 5 to obtain the dielectric constant value of the ideal dielectric film since the dielectric film 16 is generally composed of Ta 2 O 5-x .
그리고, 유전막(16)의 표면에 TiN층(17)을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.A capacitor is manufactured by depositing a TiN layer 17 on the surface of the dielectric film 16 to form a metal plate electrode as an upper electrode.
그러나, 상술한 종래의 기술에 따른 캐패시터와 그 제조방법은 볼드효과 등으로 인하여 HSG 그레인들의 형성이 조밀하지 못하여 최대한의 표면적을 확보하지 못하므로 정전용량 증대에 부합하지 않고, 도한 후속 도핑공정 등이 필요하므로 공정이 복잡한 문제점이 있다.However, the capacitor and the manufacturing method according to the related art described above do not meet the increase in capacitance because the formation of HSG grains is not dense due to the bold effect, and thus does not correspond to the increase in capacitance. The process is complicated because it is necessary.
따라서, 본 발명의 목적은 별도의 노광장치 없이 비정렬방식으로 캐패시터의 하부전극을 연탄형으로 형성하므로서 유전막이 형성되는 면적을 극대화하여 소자의 신뢰성을 확보하며 고집적화에 적합하도록 한 반도체장치의 캐패시터 하부전극 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to form a lower electrode of the capacitor in a briquette type in a non-aligned manner without a separate exposure device, thereby maximizing the area where the dielectric film is formed to secure device reliability and to be suitable for high integration. It is to provide an electrode and a method of manufacturing the same.
상술한 목적을 달성하기 위하여 본 발명에 따른 캐패시터의 하부전극은 웨이퍼상에 형성된 하부전극노드와, 하부전극노드의 상부 표면에 접촉하며 상측이 개방된 적어도 두 개 이상의 구멍들이 형성된 기둥형태의 하부전극블록을 포함하여 이루어진다. 이때, 상기 하부전극블록은 연탄형 구조를 갖는다.In order to achieve the above object, the lower electrode of the capacitor according to the present invention has a lower electrode node formed on a wafer, and a lower electrode of a columnar shape in which at least two holes are formed in contact with an upper surface of the lower electrode node and opened at an upper side thereof. It consists of blocks. In this case, the lower electrode block has a briquette structure.
상술한 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조방법은 소자들이 형성되고 절연층으로 덮힌 웨이퍼상에 하부전극형성물질층을 형성하는 단계와, 하부전극형성물질층상에 포토레지스트막을 형성하는 단계와, 소정 모양을 갖는 다수개의 규칙적인 단위셀 패턴이 형성된 압착용 마스크를 포토레지트막에 압착시켜 잔류한 포토레지스트막으로 이루어진 포토레지스트패턴을 형성하는 단계와, 토레지스트패턴을 식각마스크로 이용하여 하부전극형성물질층을 소정 깊이로 제거하여 잔류한 하부전극형성물질층으로 둘러싸이면서 상부가 개방된 다수개의 구멍들을 형성하는 단계와, 포토레지스트패턴을 제거하는 단계와, 잔류한 하부전극형성물질층을 패터닝하여 구멍을 적어도 두 개이상 포함하는 서로 전기적으로 이격되고 규칙적인 형태를 갖는 다수개의 하부전극블록을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, a method of manufacturing a capacitor lower electrode of a semiconductor device according to the present invention includes forming a lower electrode forming material layer on a wafer on which elements are formed and covered with an insulating layer, and forming a photoresist on the lower electrode forming material layer. Forming a film, pressing a crimping mask on which a plurality of regular unit cell patterns having a predetermined shape are formed on the photoresist film to form a photoresist pattern made of the remaining photoresist film, and etching the toresist pattern Removing the lower electrode forming material layer to a predetermined depth using a mask to form a plurality of holes having an open upper portion surrounded by the remaining lower electrode forming material layer; removing the photoresist pattern; Patterning the electrode forming material layer electrically to each other containing at least two holes It comprises the step of forming a case and a plurality of lower electrode block having a regular form.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도1A to 1C are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the prior art.
도 2a 내지 도 2b는 본 발명에 따른 반도체장치의 캐패시터 하부전극 패터닝용 마스크 제조공정 단면도이고, 도 2c는 본 발명에 따라 제조된 하부전극 패터닝용 마스크의 사시도이다.2A to 2B are cross-sectional views illustrating a process for manufacturing a capacitor lower electrode patterning mask of a semiconductor device according to the present invention, and FIG. 2C is a perspective view of a mask for lower electrode patterning manufactured according to the present invention.
도 3a 내지 도 3j는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도3A to 3J are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the present invention.
본 발명은 초미세구조의 디램셀에 사용되는 캐패시터의 스토리지전극인 하부전극을 새로운 노광장치를 사용하지 않고도 용이하게 캐패시터의 캐패시턴스를 증가시키는캐패시터의 구조와 그 제조방법을 실시예로 하고 있다. 이하, 본 발명의 구조가 연탄의 일종인 구공탄의 구조와 유사하므로 연탄형 하부전극 구조라 칭한다.The present invention provides a structure of a capacitor and a method of manufacturing the lower electrode, which is a storage electrode of a capacitor used in an ultra-fine DRAM cell, to easily increase the capacitance of a capacitor without using a new exposure apparatus. Hereinafter, since the structure of the present invention is similar to the structure of old ball coal which is a kind of briquette, it is called briquette type lower electrode structure.
캐패시터의 하부전극 구조에 있어서 하부전극의 상부구조인 캐패시터 하부전극 블록의 표면적을 증가시키기 위한 최선의 방법 중 하나가 연탄형구조로 하부전극 블록을 형성하는 것이다. 연탄형 하부전극의 제조가 곤란한 이유는 그 패터닝 기술이 매우 난이하기 때문이었는데, 본 발명에서는 비정렬식 및 압착식 패턴잉 기술을 도입하여 이를 해결한다.In the lower electrode structure of the capacitor, one of the best methods for increasing the surface area of the capacitor lower electrode block, which is the upper structure of the lower electrode, is to form the lower electrode block in a briquette type structure. The reason why the production of the briquette type lower electrode was difficult was that the patterning technique was very difficult. The present invention solves this problem by introducing an unaligned and crimped patterning technique.
본 발명은 다음과 같은 순서로 이루어진다.The present invention is made in the following order.
먼저, 연탄형 마스크를 제작한 후, 연탄형마스크를 이용하여 하부전극의 상부 블록을 초 미세구조로 패터닝한 다음, 다양한 형태의 캐패시터를 제조한다. 이하, 마스크는 패터닝하는 쪽과 피패터닝하는 쪽을 포함하며 특별한 언급이 없으면 패터닝하는 쪽을 의미한다.First, after fabricating a briquette mask, the upper block of the lower electrode is patterned into an ultra-fine structure using a briquette mask, and then capacitors of various types are manufactured. Hereinafter, the mask includes the patterning side and the patterning side, and means a patterning side unless otherwise specified.
규칙적인 모양의 최소단위인 연탄형 마스크의 단위셀(unit cell) 패턴은 이후 형성되는 캐패시터 하부전극 블록의 크기(가로*세로*높이) 보다 일반적으로 작게 형성된다. 이러한 단위셀은 포토레지스트 등에 전자빔(electron beam)을 라이팅(writing)하는 방법등으로 미세 패턴을 정의하여 제작한다. 이때, 형성되는 연탄형 마스크의 단위셀들간의 피치(pitch)는 캐패시터 하부전극 블록의 피치보다 통상 작다.The unit cell pattern of the briquette type mask, which is a minimum unit of a regular shape, is generally smaller than the size (horizontal * vertical * height) of the capacitor lower electrode block formed thereafter. The unit cell is manufactured by defining a fine pattern by writing an electron beam on a photoresist or the like. At this time, the pitch between unit cells of the briquette mask formed is generally smaller than the pitch of the capacitor lower electrode block.
이와 같이 제조된 연탄형 마스크를 사용하여 소자들과 하부전극 블록 형성용 재료가 차례로 형성된 웨이퍼 또는 칩상에 도포된 포토레지스트를 패터닝한다. 패터닝하는 쪽의 재질은 일반적으로 산화실리콘(silicon oxide)을 사용하며, 피패터닝 쪽은 주로 포토레지스트를 사용한다. 전술한 바와 같이 피패터닝 쪽의 하부에 위치한 웨이퍼상에는 트랜지스터 등의 반도체 소자들이 형성되어 있다.The photoresist applied on the wafer or chip on which the elements and the lower electrode block forming material are sequentially formed is patterned by using the briquette mask manufactured as described above. The patterning side generally uses silicon oxide, and the patterned side mainly uses photoresist. As described above, semiconductor devices such as transistors are formed on the wafer positioned below the patterned side.
본 발명에 의하여 제작되는 각각의 연탄형 하부전극 블록은 그 표면적을 최대화시키는 구조를 제공한다. 이를 제조하는 순서는 마스크에 형성된 다수개의 단위셀에 의하여 압착식으로 전사된 패턴이 연탄의 구멍들이 된다. 따라서, 이러한 구멍들이 복수개로 포함되도록 하부전극 블록형성물질을 패터닝하여 각각의 하부전극 블록을 형성한다.Each briquette type lower electrode block manufactured by the present invention provides a structure for maximizing its surface area. In the manufacturing procedure, the pattern transferred by pressing by the plurality of unit cells formed in the mask becomes holes of briquettes. Accordingly, the lower electrode block forming material is patterned to include a plurality of holes, thereby forming respective lower electrode blocks.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2b는 본 발명에 따른 반도체장치의 캐패시터 하부전극 패터닝용 마스크 제조공정 단면도이고, 도 2c는 그 마스크의 사시도이다.2A to 2B are cross-sectional views of a process for manufacturing a capacitor lower electrode patterning mask of a semiconductor device according to the present invention, and FIG. 2C is a perspective view of the mask.
도 2a를 참조하면, 마스크로 사용될 기판(20)상에 포토레지스트막(21)을 도포하여 형성한 다음, 전자빔을 사용하여 다수개의 소정 패턴을 제외하는 부위의 포토레지스트막(21)을 노광시킨다. 이때, 노광되지 않은 부위는 원형 또는 정방형 등의 규칙적인 모양을 갖도록 정의된다. 또한, 노광공정은 포지티브 또는 네가티브 형의 포토레지스트 종류에 따라 노광 부위를 이후 형성될 포토레지스트패턴과 동일한 형태로 노광 부위를 정의할 수 있다.Referring to FIG. 2A, a photoresist film 21 is formed on a substrate 20 to be used as a mask, and then the photoresist film 21 in a portion excluding a plurality of predetermined patterns is exposed using an electron beam. . At this time, the unexposed portion is defined to have a regular shape such as a circle or square. In addition, the exposure process may define the exposure site in the same form as the photoresist pattern to be formed after the exposure site according to the kind of positive or negative photoresist.
도 2b를 참조하면, 노광된 포토레지스트막을 현상하여 다수개의 원통형 또는 사각기둥 등의 형태를 갖는 포토레지스트패턴(210)을 형성한다.Referring to FIG. 2B, the exposed photoresist film is developed to form a photoresist pattern 210 having a plurality of cylindrical or square pillars.
그리고, 포토레지스트패턴(210)을 식각마스크로 이용하여 이로부터 보호되지 않는부위의 기판을 소정 깊이로 제거하여 하부전극 블록패턴(201)을 형성한다. 따라서, 하부전극 블록(201)과 잔류한 기판(20)으로 이루어진 하부전극 블록용 마스크가 제조된다. 이때, 하부전극 블록패턴(201)의 크기는 수십㎚ 이내이다.The lower electrode block pattern 201 is formed by using the photoresist pattern 210 as an etching mask to remove a substrate having a predetermined depth that is not protected from the substrate. Accordingly, a mask for the lower electrode block including the lower electrode block 201 and the remaining substrate 20 is manufactured. At this time, the size of the lower electrode block pattern 201 is within several tens of nm.
도 2c를 참조하면, 도 2b에서 제조된 마스크에서 포토레지스트패턴을 제거한 후의 마스크 사시도이다. 잔류한 기판(20)과 기판의 식각된 부위로 이루어진 하부전극 블록패턴(201)이 형성되어 있다. 본 실시예에서는 하부전극 블록패턴(201)이 원통형으로 형성되어 있다.Referring to FIG. 2C, a mask perspective view after removing the photoresist pattern from the mask manufactured in FIG. 2B is illustrated. The lower electrode block pattern 201 including the remaining substrate 20 and the etched portion of the substrate is formed. In the present embodiment, the lower electrode block pattern 201 is formed in a cylindrical shape.
이와 같이 제조된 마스크를 이후 웨이퍼상에 도포된 포토레지스트를 압착식으로 패터닝하여 실제 하부전극 블록 형성용 포토레지스트패턴을 형성하게 된다.The mask thus prepared is then patterned by pressing a photoresist applied on the wafer to form a photoresist pattern for actually forming the lower electrode block.
도 3a 내지 도 3j는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.3A to 3J are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the present invention.
도 3a를 참조하면, 트랜지스터 등의 소자와 트랜지스터의 활성영역과 전기적으로 연결된 플러그의 표면이 노출된 절연층으로 덮힌 웨이퍼(30)상에 하부전극블록 형성물질층(31)을 형성한다. 이때, 하부전극블록 형성물질은 도핑된 비정질실리콘층(31)을 화학기상증착법으로 증착하여 형성한다.Referring to FIG. 3A, a lower electrode block forming material layer 31 is formed on a wafer 30 covered with an insulating layer exposing a device such as a transistor and a surface of a plug electrically connected to an active region of the transistor. In this case, the lower electrode block forming material is formed by depositing the doped amorphous silicon layer 31 by chemical vapor deposition.
하부전극블록 형성물질층(31)인 비정질 실리콘층(31) 상에 하드마스크용 물질층(32)을 소정 두께로 형성한다. 이때, 하드마스크용 물질층(32)은 산화막(32)을 화학기상증착으로 증착하여 형성한다.A hard mask material layer 32 is formed on the amorphous silicon layer 31, which is the lower electrode block forming material layer 31, to a predetermined thickness. In this case, the hard mask material layer 32 is formed by depositing the oxide film 32 by chemical vapor deposition.
그리고, 산화막(32) 상에 포토레지스트막(33)을 도포하여 형성한다.Then, the photoresist film 33 is applied to the oxide film 32 to form it.
그 다음, 본 발명에 따라 제조된 원통형 패턴(201)을 갖는 하부전극 패터닝용 마스크(M)를 사용하여 포토레지스트막(33)에 압착시킨다. 이때, 압착은 최소한의 정렬과정을 거쳐 실시하므로 종래의 복잡한 패턴 형성용 정렬과정을 단순화한다.Then, the lower electrode patterning mask M having the cylindrical pattern 201 manufactured according to the present invention is pressed onto the photoresist film 33. At this time, the pressing is performed through a minimum alignment process, which simplifies the conventional complicated pattern forming process.
도 3b를 참조하면, 하부전극 패터닝용 마스크에 의하여 눌려서 포토레지스트막이 소정의 포토레지스트패턴(330)으로 정의된다. 이때, 정의되는 부위가 하드마스크용 물질층(32)을 정의하게 되고, 이는 다시 하부전극블록 형성물질층(31)을 정의하게 된다. 따라서, 별도의 복잡한 노광공정없이 일회의 압착으로 하드마스크 형성용 포토레지스트패턴(330)이 형성된다.Referring to FIG. 3B, the photoresist film is defined as a predetermined photoresist pattern 330 by being pressed by the lower electrode patterning mask. In this case, the defined portion defines the material layer 32 for the hard mask, which in turn defines the lower electrode block forming material layer 31. Therefore, the hard mask forming photoresist pattern 330 is formed by one compression without any complicated exposure process.
도 3c를 참조하면, 포토레지스트패턴을 식각마스크로 이용하는 비등방성 건식식각으로 산화막을 식각하여 잔류한 산화막(320)으로 이루어진 하드마스크(320)를 형성한다.Referring to FIG. 3C, an oxide film is etched by anisotropic dry etching using a photoresist pattern as an etching mask to form a hard mask 320 including the remaining oxide film 320.
그리고, 포토레지스트패턴을 산소 애슁(O2ashing) 등으로 제거한다.And, removing the photoresist pattern by ashing, oxygen (O 2 ashing).
따라서, 웨이퍼(30)상에는 하부전극블록 형성물질층(31)과 이를 패터닝하는 식각마스크로 사용될 하드마스크(320)가 형성되어 있다.Accordingly, the lower electrode block forming material layer 31 and a hard mask 320 to be used as an etching mask for patterning the same are formed on the wafer 30.
도 3d를 참조하면, 웨이퍼(30)상에 비등방성 건식식각을 실시하여 하드마스크(320)로 보호되지 않는 부위의 하부전극블록 형성물질층(31)인 비정질실리콘층(31)을 소정 깊이로 제거하여 연탄구멍패턴(311)을 형성한다. 이때, 제거되는 비정질실리콘층(31)의 깊이는 형성될 하부전극블록의 디멘션(dimension)을 고려하며 저면부의 웨이퍼 표면이 노출되지 않을 정도로 결정한다.Referring to FIG. 3D, anisotropic dry etching is performed on the wafer 30 to lower the amorphous silicon layer 31, which is the lower electrode block forming material layer 31, at a portion not protected by the hard mask 320. It removes and the briquette hole pattern 311 is formed. At this time, the depth of the amorphous silicon layer 31 to be removed is determined in consideration of the dimensions of the lower electrode block to be formed and so as not to expose the wafer surface of the bottom portion.
이때, 다수개의 연탄구멍패턴(311)에 의하여 형성된 다수개의 홀(hole) 또는 연탄구멍들이 이후 형성될 각각의 하부전극블록에 복수개로 포함되어 유전막이 형성될 하부전극의 표면적을 확장시키게 된다.In this case, a plurality of holes or briquette holes formed by the plurality of briquette hole patterns 311 may be included in a plurality of lower electrode blocks to be formed later to expand the surface area of the lower electrode on which the dielectric film is to be formed.
도 3e를 참조하면, 다수개의 연탄구멍패턴(311) 상에 잔류한 산화막으로 이루어진 하드마스크를 습식식각으로 제거한다. 따라서, 웨이퍼(30) 상에는 비정질실리콘인 잔류한 하부전극블록 형성물질층으로 이루어진 다수개의 연탄구멍패턴(311)만이 잔류한다.Referring to FIG. 3E, the hard mask including the oxide film remaining on the plurality of briquette hole patterns 311 is removed by wet etching. Accordingly, only the plurality of briquette hole patterns 311 made of the remaining lower electrode block forming material layer, which is amorphous silicon, remain on the wafer 30.
도 3f를 참조하면, 연탄구멍패턴(311)들을 덮도록 충분한 두께의 포토레지스트층(34)을 웨이퍼(30)상에 도포하여 형성한다. 이는, 이후, 각각의 캐패시터의 하부전극블록을 정의하기 위한 식각마스크를 형성하기 위해서이다.Referring to FIG. 3F, a photoresist layer 34 having a sufficient thickness to cover the briquette hole patterns 311 is coated and formed on the wafer 30. This is then to form an etch mask for defining the lower electrode block of each capacitor.
도 3g를 참조하면, 각각의 하부전극블록을 정의하는 포토레지스트패턴(340)을 포토레지스트층(34)에 전자빔 등으로 노광하고 현상하여 형성한다. 이때, 각각의 포토레지스트패턴(340)은 하나의 하부전극블록을 덮으며 연탄구멍패턴(311)들에 의하여 형성된 연탄구멍을 두개 이상 포함하도록 원기둥 또는 사각기둥 형태를 갖도록 형성된다.Referring to FIG. 3G, the photoresist pattern 340 defining each lower electrode block is formed by exposing and developing the photoresist layer 34 with an electron beam or the like. In this case, each photoresist pattern 340 is formed to have a cylindrical or rectangular shape so as to cover one lower electrode block and include two or more briquette holes formed by the briquette hole patterns 311.
도 3h를 참조하면, 포토레지스트패턴(340)을 식각마스크로 이용하는 비등방성 건식식각을 잔류한 비정질실리콘으로 이루어진 연탄구멍패턴들에 실시하여 포토레지스트패턴(340)으로 보호되지 않는 부위의 비정질실리콘을 제거하여 웨이퍼(30)의 소정 부위가 노출되도록 한다. 따라서, 포토레지스트패턴(340) 하부에는 비정질실리콘으로 이루어진 잔류한 연탄구멍패턴들로 구성된 다수개의 하부전극블록(312,313)들이 형성된다.Referring to FIG. 3H, amorphous silicon in a portion that is not protected by the photoresist pattern 340 is formed by applying the anisotropic dry etching using the photoresist pattern 340 as an etching mask to the briquette hole patterns made of amorphous silicon remaining. It is removed so that a predetermined portion of the wafer 30 is exposed. Accordingly, a plurality of lower electrode blocks 312 and 313 formed of residual briquette hole patterns formed of amorphous silicon are formed under the photoresist pattern 340.
도 3i를 참조하면, 잔류한 포토레지스트패턴(340)을 산소 애슁 등으로 제거한다.Referring to FIG. 3I, the remaining photoresist pattern 340 is removed by oxygen ashing or the like.
따라서, 웨이퍼(30)상에는 웨이퍼(30)에 형성된 트랜지스터들의 활성영역과 접촉하는 플러그(도시안함)에 접촉되고 서로 전기적으로 격리된 다수개의 하부전극블록(312,313)들이 모두 노출된다. 이때, 각각의 하부전극블록(312,313)은 내부에 잔류한 연탄구멍패턴(312)들로 이루어진 적어도 두 개 이상의 연탄구멍들을 갖는 실린더형 구조를 갖게되어 유전막이 증착될 수 있는 표면적이 극대화된다.Accordingly, the plurality of lower electrode blocks 312 and 313 that are in contact with the plugs (not shown) that contact the active regions of the transistors formed in the wafer 30 and are electrically isolated from each other are exposed on the wafer 30. At this time, each of the lower electrode blocks 312 and 313 has a cylindrical structure having at least two briquette holes formed of briquette hole patterns 312 remaining therein, thereby maximizing a surface area on which a dielectric film can be deposited.
도 3j를 참조하면, 각각의 하부전극블록(312,313)들의 노출된 표면에 Ta2O5등의 고유전상수를 갖는 유전체로 유전막(35)을 증착하여 형성한다. 이후, 도시되지는 않았으나, 유전막(35)상에 TiN 등의 도2전체로 상부전극을 형성하여 다수개의 캐패시터들을 제조한다.Referring to FIG. 3J, a dielectric film 35 is formed by depositing a dielectric film having a high dielectric constant such as Ta 2 O 5 on the exposed surfaces of each of the lower electrode blocks 312 and 313. Subsequently, although not shown, a plurality of capacitors are manufactured by forming an upper electrode on the dielectric layer 35 as the entirety of FIG. 2 such as TiN.
또한, 본 발명의 실시예에서는 하부전극블록을 하드마스크를 형성하지 않고 포토레지스트패턴을 형성하고 이를 식각마스크로 이용하여 직접 하부전극블록을 패터닝할 수 있다.In addition, in the exemplary embodiment of the present invention, the lower electrode block may be directly patterned by forming a photoresist pattern without using a hard mask and using the photoresist pattern as an etching mask.
게다가, 도시되지는 않았지만, 유전막 형성전에 노출된 하부전극블록(312,313)들의 표면에 반구형실리콘그레인들을 추가로 형성하여 하부전극의 표면적을 더욱 확장시킬 수 있다.In addition, although not shown, hemispherical silicon grains may be further formed on the surfaces of the lower electrode blocks 312 and 313 that are exposed before the dielectric layer is formed to further extend the surface area of the lower electrode.
이와같은 방법으로 제조되는 본 발명의 반도체장치의 캐패시터 하부전극은 웨이퍼상에 웨이퍼에 형성된 트랜지스터들의 활성영역과 접촉하는 플러그(도시안함)에 접촉되고 서로 전기적으로 격리된 다수개의 하부전극블록들이 형성되게 된다.즉, 각각의 하부전극블록 들은 내부에 잔류한 연탄구멍패턴들과 식각되지 아니하고 저면부에 잔류한 비정질실리콘부로 이루어진 적어도 두 개 이상의 연탄구멍들을 갖는 실린더형 구조를 갖게되어 유전막이 증착될 수 있는 표면적이 극대화된다.The capacitor lower electrode of the semiconductor device of the present invention manufactured in this manner is formed on the wafer to form a plurality of lower electrode blocks which are in contact with the plug (not shown) in contact with the active regions of the transistors formed on the wafer and electrically isolated from each other. That is, each of the lower electrode blocks has a cylindrical structure having at least two briquette holes formed of amorphous silicon portions remaining in the bottom portion without etching and briquette hole patterns remaining therein, so that a dielectric film can be deposited. Surface area is maximized.
따라서, 본 발명에 따라 제조된 캐패시터의 연탄형 하부전극은 잔류한 비정질실리콘으로 이루어진 저면부(313)와 다수개의 측벽(312)들로 이루어진 기둥부와 측벽(312)들로 둘러싸인 두 개 이상의 연탄구멍으로 이루어지고, 전체적인 구조는 내부에 다수개의 빈 공간을 가지며 일방향이 개방된 원통형 또는 사각기둥형태를 갖는다.Accordingly, the briquette-type lower electrode of the capacitor manufactured according to the present invention includes two or more briquettes surrounded by pillars and sidewalls 312 formed of a bottom portion 313 made of the remaining amorphous silicon and a plurality of sidewalls 312. It is made of a hole, the overall structure has a plurality of empty spaces therein and has a cylindrical or square columnar shape open in one direction.
또한, 도시되지는 않았지만, 유전막 형성전에 노출된 하부전극블록(312,313)들의 표면에 반구형실리콘그레인들을 추가로 형성하여 하부전극의 표면적을 더욱 확장시킬 수 있다.Although not shown, hemispherical silicon grains may be further formed on the surfaces of the lower electrode blocks 312 and 313 that are exposed before the dielectric layer is formed to further expand the surface area of the lower electrode.
따라서, 본 발명은 별도의 노광장치 없이 비정렬방식으로 캐패시터의 하부전극블록을 연탄형으로 형성하므로서 유전막이 형성되는 면적을 극대화하여 소자의 신뢰성을 확보하며 고집적화에 적합한 장점이 있다.Accordingly, the present invention has the advantage of ensuring the reliability of the device by maximizing the area in which the dielectric film is formed by forming the lower electrode block of the capacitor in a briquette type in a non-aligned manner without a separate exposure device, and having an advantage for high integration.
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1999
- 1999-10-26 KR KR1019990046634A patent/KR100336560B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20010038595A (en) | 2001-05-15 |
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