KR100336055B1 - 2개의다중비트디지탈워드들사이의해밍거리를결정하는방법및장치 - Google Patents

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Abstract

해밍 거리 계산 장치(10)는 2개의 디지탈 워드들 사이의 불일치 비트 위치들을 결정하기 위한 비트 비교기(12)를 포함한다. 전류 신호는 불일치 전류 발생기(14)에 의해 각각의 불일치 비트 위치를 위해 발생된다. 발생된 전류 신호들은 제1 기준 전류 비교기(18), 제2 기준 전류 비교기(20) 및 제 N 기준 전류 비교기(22)를 구동하는, 합산 전류 신호를 생성하기 위해 결합된다. 제1 기준 전류 비교기(18)는 제2 기준 전류 비교기(20)에서 사용되는 기준 전류 신호를 결정하는 선택 신호와 출력을 생성하기 위해 기준 전류 신호와 합산 전류 신호를 비교한다. 제2 기준 전류 비교기(20)는 제1 기준 전류 비교기(18)에 의해 선택된 바와 같이 합산 전류 신호와 기준 전류 신호를 비교하여, 그것의 응답으로 출력을 생성한다. 제 N 기준 전류 비교기(22)는 이전의 제2 기준 전류 비교기(20)에 의해 선택된 바와 같이 합산 전류 신호를 기준 전류 신호와 비교하여, 그것의 응답으로 출력을 생성한다. 각각의 기준 전류 비교기는 2개의 입력 디지탈 워드들 사이의 해밍 거리를 나타내는 디지탈 출력 워드를 집합적으로 확립하는 출력을 제공한다.

Description

2개의 다중 비트 디지탈 워드들 사이의 해밍 거리를 결정하는 방법 및 장치{Method And Device For Determining Hamming Distance Between Two Multi-Bit Digital Words}
본 발명은 마이크로 전자 장치 구현에 관한 것으로, 특히 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리(Hamming distance)를 결정하기 위한 방법 및 장치에 관한 것이다.
해밍 거리는 2개의 디지탈 워드들 사이의 상이한 값들을 갖는 비트 위치들의 수를 표시하는 2개의 디지탈 워드들의 측정값이다. 해밍 거리 계산들은 비터비 디코딩(Viterbi decoding)과 같은 응용에서 거리 측정값으로 유용하다. 그러한 응용에서, 상이한 비트 위치들의 수가 증가됨에 따라. 해밍거리 계산의 정확성은 감소될 수 있다. 길이가 24 비트인 것과 같은 긴 디지탈 워드들의 해밍 거리 계산에 대해, 상이한 비트들의 수가 작을 때 정확한 결과를 필요로 하고 상이한 비트들의 수를 초과한 후, 예를 들면 8일 때, 결과는 포화 될 수 있다.
그러한 규격화와 함께, 해밍 거리 알고리즘의 순수 디지탈 구현은 24 단계들 각각에서 243-비트 포화 반가산기(243-bit saturating half-adder)를 필요로 한다. 캐리 룩 어헤드 방법(carry look ahead method)들이 사용되지 않는다면, 디지탈 구현은 72 단계들의 캐리 전파 회로를 요구한다. 따라서, 최종적인 순수 디지탈 구현은 동작에 있어서 느릴 뿐만 아니라 비효율적이다.
전형적인 아날로그 해밍 거리 계산 장치는 특정한 제1 클럭 사이클에서 입력전압 신호를 기준 전압 신호와 비교하는 비교기를 사용한다. 차 전압 신호는 발생되어 증폭된다. 차 전압 신호는 제2 클럭 신호로 비교기에 인가된다. 이 처리는 해밍 거리가 결정될 때까지 반복된다. 그러나, 연속적인 근사 방법을 갖고 있는 전형적인 아날로그-디지탈 장치는 비교기가 어느 정도 빨리 클럭될 수 있는지와 얼마나 많은 셋팅 시간이 비교기에 필요한지의 여부에 따라 제한된다. 또한, 적절한 클로킹 요건들과 관련하여 동작하기 위해 고정밀 비교기가 필요하다. 그러므로, 장치 효율성과 적절한 방법으로 해밍 거리를 계산하는 것이 요망된다.
전술한 것으로부터, 해밍 거리를 최소의 단계들로 결정하기 위한 방법 및 장치가 필요하다고 판단될 수 있다. 2개의 디지탈 워드들 사이의 소수의 상이한 비트들에 대한 정확한 해밍 거리 계산이 필요하게 되었다.
본 발명에 따라, 종래의 디지탈 구현 기술과 관련된 단점과 문제들을 제거 또는 감소시킨 해밍거리를 결정하는 방법 및 장치가 제공된다.
본 발명의 실시예에 따라, 2개의 다중 비트 디지탈 워드들 사이의 불일치(nonmatching) 비트 위치들을 결정하기 위한 비트 비교기를 포함하는 해밍 거리 결정 장치가 제공된다. 전류 발생기는 각각의 불일치 비트 위치에 대한 전류 신호를 생성하고 각각의 불일치 비트 위치의 전류 신호들을 합산해서, 결과적으로 합산 전류 신호를 발생시킨다. 다수의 기준 전류 비교기들은 합산 전류 신호를 기준 전류 비교기들에 대응하는 다수의 기준 전류 신호들과 연속적으로 비교한다. 전류 모드 아날로그-디지탈 변환기는 기준 전류 비교기들의 출력들을 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리의 디지탈 표현들로 변환한다.
본 발명의 방법 및 장치는 종래의 디지탈 구현 기술들에 대한 다양한 기술적인 장점들을 제공한다. 예를 들면, 기술적 장점 중 하나는 순수 디지탈 구현에서 요구되는, 스태이지들(stages)의 수를 감소시키는 것이다. 또 다른 기술적 장점은 2개의 디지탈 워드들 사이의 작은 변화들에 대한 정확한 해밍 거리 계산을 제공한 것이다. 또 다른 기술적 장점은 해밍 거리 계산 장치의 속도 및 효율성을 증가시킨 것이다. 또 다른 기술적 장점은 디지탈 처리에서 구현에 대한 상당한 정확성을 요구하지 않는 저해상도 해밍 거리 계산 장치를 갖고 있는 것이다. 또 다른 기술적장점은 첨부한 도면, 발명의 상세한 설명 및 청구범위들로부터 본 기술 분야에 숙련된 사람에게 더 명백히 이해될 것이다.
본 발명의 장점과 본 발명의 보다 완전한 이해를 돕기 위해, 유사한 부분에 유사한 도면 부호를 병기한 첨부 도면을 참조하여 이후 발명의 상세한 설명이 기술될 것이다.
제1도는 해밍 거리 계산 장치(10)의 블록도이다. 해밍 거리 계산 장치(10)는 디지탈 워드 1과 디지탈 워드 2를 수신하는 비트 비교기(12)를 포함한다. 불일치 전류 발생기(14)는 비트 비교기(12)에 의해 표시된 모든 불일치 비트 위치들에 대한 전류 신호를 생성하고 합산 노드 S1에서 모든 발생된 전류 신호들의 합을 생성한다. 합산 노드 S1의 최종 출력인, 합산 전류 신호는 해밍 거리 계산 장치(10)를 위해 요구되는 정확성에 따르는 제1 기준 전류 비교기(18), 제2 기준 전류 비교기(20)에서 제 N 기준 전류 비교기(22)에까지 제공된다. 각각의 기준 전류 비교기는 해밍 거리 값의 일부분에 대응하는 출력을 생성하는 임계단을 정의 한다. 각각의 기준 전류 비교기(18, 20 및 22)의 출력들 O1, O2및 O3은 디지탈 워드 1 및 디지탈 워드2 사이의 해밍 거리의 디지탈 표현이다.
동작시에, 디지탈 워드 1과 디지탈 워드 2는 어느 비트 위치가 2개의 디지탈 워드들 사이에서 일치되지 않는지를 결정하기 위해 비트 비교기(12)에 의해 비교된다. 비트 비교기(12)에 의해 결정된 각각의 불일치 비트 위치에 대해, 불일치 전류 발생기(14)에 의해 전류 신호가 발생된다. 합산 노드 S1은 불일치 비트 위치들에대한 전류 신호들을, 제1 기준 전류 비교기(18), 제2 기준 전류 비교기(20)에서부터 제 N 기준 전류 비교기(22)까지 구동하는 합산 전류 신호와 결합한다. 합산 전류 신호는 각각의 임계단 내에서 정확한 임계 비교를 행하기 위해 회로에 본질적으로 발생된 오프셋 값을 포함한다.
제1 기준 전류 비교기(18)는 불일치 전류 발생기(14)에 의해 발생된 개별적인 다중 전류 신호인 기준 전류 신호를 갖고 있는 합산 전류 신호를 비교한다. 제1 기준 전류 비교기(18)는 합산 전류 신호가 기준 전류 신호보다 큰지 작은지의 여부에 따라 출력을 생성한다.
제2 기준 전류 비교기(20)는 제1 기준 전류 비교기(18)에 의해 선택된 바와 같이 불일치 전류 발생기(14)에 의해 발생된 다중 전류 신호인 기준 전류 신호와 합산 전류 신호를 비교한다. 제2 기준 전류 비교기(20)는 합산 전류 신호가 선택된 기준 전류 신호보다 큰지 작은지의 여부에 따라 출력을 생성한다.
마찬가지로, 제 N 기준 전류 비교기(22)는 제2 기준 전류 비교기(20)의 결과에 의해 결정된 바와 같이 불일치 전류 발생기(14)로부터의 다중 전류 신호인 선택된 기준 전류 신호와 합산기(16)로부터의 합산 전류 신호를 비교한다. 제 N 기준 전류 비교기(22)는 합산 전류 신호가 선택된 기준 전류 신호보다 큰지 작은지의 여부에 따라 출력을 생성한다. 아날로그-디지탈 변환기(24)는 각각의 기준 전류 비교기의 출력들을 수신하고 이 출력들을 디지탈 워드 1과 디지탈 워드 2 사이의 해밍거리를 표시하는 적절한 디지탈 출력 워드로 변환한다. 합산 전류 신호의 연속적인 임계 결정은 적절한 해밍 거리 디지탈 출력 워드의 생성에 대한 합산 전류 신호의전류 레벨을 정확하게 하기 위해 기준 전류 비교기들에 의해 이루어진다.
제2도는 3 비트 해밍 거리 계산 장치(10)의 단순화된 개략도이다. 해밍 거리 계산장치(10)는 디지탈 워드 1과 디지탈 워드 2 사이의 각각의 비트 위치에서 배타적-OR 연산을 수행하는 비트 비교기(12)를 포함한다. 배타적-OR 연산은 본 기술분야에 숙련된 사람들에 의해 공지된 트랜지스터 회로에 의해 수행된다. 불일치 전류 발생기(14)는 트랜지스터들(30 내지 32)을 통하여 비트 비교기(12)에 의해 결정된 바와 같이 각각의 불일치 비트 위치에 대한 전류 신호를 생성한다. 각각의 불일치 비트 위치에 대한 전류 신호들은 합산 노드 S1에 의해 합산되고 트랜지스터(34)의 드레인에 접속된다.
제1 기준 전류 비교기(18)은 전류 미러 트랜지스터(36)에서 합산 전류 신호를 수신하고 이를 기준 전류 신호원(37)으로부터의 기준 전류 신호 4I와 비교한다. 비교 결과는 인버터들(38 및 40)을 통하여 버퍼된다.
제2 기준 전류 비교기(20)는 전류 미러 트랜지스터(42)에서 합산 전류 신호를 수신하고 기준 전류 신호원(44)으로부터의 기준 전류 신호 2I와 합산 전류 신호를 비교하거나 트랜지스터(48)를 통하여 제1 기준 전류 비교기(18)의 출력에 의해 결정된 바와 같이 기준 전류 신호원(44) 및 기준 신호원(46)의 결합으로부터의 기준 전류 신호 6I와 비교한다. 비교 결과는 인버터들(50 및 52)을 통해 버퍼되어 출력 O2를 생성한다.
제3 기준 전류 비교기(22)는 전류 미러 트랜지스터(54)를 통하여 합산 전류신호를 수신하고, 트랜지스터들(62 및 64)에서 각각 제1 기준 전류 비교기(18)와 제2 기준 전류 비교기(20)의 출력들 O1및 O2에 의해 결정된 바와 같이, 기준 신호원(56)으로부터의 기준 전류 신호 I, 기준신호원(56) 및 기준 신호원(58)의 결합으로부터의 기준 전류 신호 3I, 기준 신호원(56) 및 기준 신호 소스(60)로 부터의 기준 전류 신호 5I, 또는 기준 신호원(56) 및 기준 신호원(58) 및 기준 신호원(60)으로부터의 기준 전류 신호 7I 하나와 합산 전류 신호를 비교한다. 비교의 결과는 인버터들(66 및 68)에 의해 버퍼되어 출력 O3을 생성한다. 도시되지 않았지만, 출력들 O1, O2및 O3은 해밍 거리를 나타내는 디지탈 출력 워드를 생성하기 위해 인버트된다.
동작시에, 불일치 전류 발생기(14)의 트랜지스터들(30 내지 32)은 비트 비교기(12)의 배타적-OR 연산에 의해 결정된 바와 같이 각각의 불일치 비트 위치에 대한 전류 신호 I를 생성한다. 전류 신호들은 합산 노드 S1에서 합산 전류 신호와 결합되고 트랜지스터 미러들(34, 36, 42 및 54)을 통하여 각각의 기준 전류 비교기에 인가된다. 각각의 기준 전류 비교기에 의해 적절한 임계 결정이 될 수 있도록 하기 위해 합산 전류 신호에 오프셋을 포함시킨다.
제1 기준 전류 비교기(18)는 노드 T1에서 각각의 불일치 비트 위치용으로 발생된 다중 전류 신호인, 기준 신호원(37)으로부터의 기준 전류 신호 4I를 합산 전류 신호와 비교한다. 합산 전류 신호가 기준 신호원보다 작을 경우에 노드 T1은 하이레벨 상태로 되고, 다른 경우에 노드 T1은 로우 레벨 상태로 된다. 노드 T1에서최종 신호는 출력 O1을 생성하기 위해 인버터들(38 및 40)에 의해 버퍼된다.
제2 기준 전류 비교기(20)에서, 제1 기준 전류 비교기(18)의 출력 O1은 합산 전류 신호와 비교하기 위한 기쥰 신호원들을 선택하는데 사용된다. 제2 기준 전류 비교기(20)의 트랜지스터(42)는 합산 전류 신호를 수신하고, 출력 O1에 의해 결정되어 노드 T2에서 트랜지스터(48)에 의해 활성화된 바와 같이 기준 신호원(44)으로부터의 기준 전류 신호 2I, 또는 기준 신호원(44) 및 기준 신호원(46)의 결합으로부터의 기준 전류 신호 6I와 상기 합산 전류 신호를 비교한다. 합산 전류 신호가 선택된 기준 전류 신호보다 작을 경우에 노드 T2는 하이 레벨 상태로 되고, 합산 전류 신호가 선택된 기준 전류 신호보다 클 경우에 노드 T2는 로우 레벨 상태로 된다. 노드 T2에서 신호는 인버터들(50 및 52)에 의해 버퍼되어, 출력 O2를 생성한다.
출력들 O1및 O2는 제3 기준 전류 비교기(22)에 대한 기준 전류 신호를 제공하는 적절한 기준 신호원들을 선택하는데 사용된다. 제3 기준 전류 비교기(22)의 트랜지스터(54)는 합산 전류 신호를 수신하고, 노드 T3에서, 기준 신호원(56)으로부터의 기준 전류 신호 I, 기준 신호원(56) 및 기준 신호원(58)의 결합으로부터의 기준 전류 신호 3I, 기준 신호원(56) 및 기준 신호 소스(60)로부터의 기준 전류 신호 7I 중 하나와 합산 전류 신호를 비교한다. 트랜지스터(54)에서의 합산 전류 신호가 선택된 기준 전류 신호보다 작을 경우에 노드 T3은 하이 레벨 상태로 되고, 합산 전류 신호가 선택된 기준 전류 신호보다 클 경우에 노드 T3은 로우 레벨 상태로 된다. 노드 T3에서 최종 신호는 인버터들(66 및 68)에 의해 버퍼되어, 출력 O3을 생성한다.
제3도는 인버트한 후의 불일치 비트 위치들의 각각의 수에 대한 디지탈 표현을 나타내는 출력들 O1, O2, 및 O3의 그래픽 표현을 도시한 것이다. 비트 비교기(12)에 의해 결정된 바와 같은 3개의 불일치 비트 위치들의 특정한 예를 살펴보자, 전류 신호 I는 3개의 불일치 비트 위치들 각각에 대해 불일치 전류 발생기(14)에 의해 발생된다. 전류들은 합산 전류 신호 3I를 생성하기 위해 결합된다(정확한 임계 비교들을 위해 오프셋 값을 플러스한다). 제1 기준 전류 비교기(18)에서, 합산 전류 신호 3I는 노드 T1에서 기준 신호 소스(37)로부터의 기준 전류 신호 4I와 비교된다.
합산 전류 신호가 기준 전류 신호보다 작기 때문에, 노드 T1은 하이 레벨 상태가 되고 결과적으로 출력 O1이 하이 레벨 상태가 된다.
제2 기준 전류 비교기(20)에서, 출력 O1에서의 하이 레벨 상태는 노드 T2에서 기준 신호원(44)으로부터의 기준 전류 신호 2I와 비교되는 합산 전류 신호 3I를 남겨둔채 트랜지스터(48)를 턴 오프한다. 합산 전류 신호가 선택된 기준 전류 신호보다 크기 때문에, 노드 T2는 로우 레벨 상태가 되고 결과적으로 출력 O2가 로우레벨 상태가 된다.
제3 기준 전류 비교기(22)에서, 출력 O1에서의 하이 레벨 상태는트랜지스터(62)를 턴 오프하고, 출력 O2에서의 로우 레벨 상태는 트랜지스터(64)를 턴 온한다. 노드 T3에서, 합산 전류 신호 3I는 기준 신호원(56) 및 기준 신호 소스(58)의 결합으로부터의 기준 전류 신호 3I와 비교된다. 합산 전류 신호가 합산 전류 신호에 포함되는 오프셋으로 인해 결합된 기준 전류 신호보다 크기 때문에, 노드 T3은 출력 O3에서 로우 레벨 상태로 귀착되는 로우 레벨 상태가 된다. 인버트한 후에, 출력들및은 그래프에 도시된 바와 같이 값 011을 갖는다.
제2도의 실시예에서 각각의 기준 전류 비교기단(comparator stage)에 비교적 대량의 전류가 흐르도록 할 필요가 있는데, 합산 전류 신호를 해밍 거리 계산 장치(10)의 각각의 단에 인가한다. 제4도는 적절한 곳에 전체 합산 전류 신호 대신에 각 단계내에서 차 전류를 전파함으로써 각각의 단계에서 보다 적은 양의 전류를 의해 동작하는 선택적인 3-비트 해밍 결정 실시예의 개략도이다. 제2도의 실시예가 각각의 기준 전류 비교기단에서 소정의 기준 전류 신호가 합산 전류 신호와 비교될 것인지를 결정하는지에 비해 제4도의 실시예는 연속적인 기준 전류 비교기단에서 고정된 기준 전류 신호와 비교하기 위한 구동 전류 신호로,(기준 전류 신호보다 작은) 합산 전류 신호 또는 차 전류 신호 중의 하나를 선택한다. 이 방법에서, 회로를 통해 전파되는 전류의 양은 크게 감소된다.
제4도의 해밍 거리 계산 장치(100)는 상술한 바와 같이, 배타적-OR 비트 비교기(12), 불일치 전류 발생기(14) 및 합산 노드 S1을 포함한다. 제1 기준 전류 비교기(18)는 전류 미러 트랜지스터들(34 및 36)을 통하여 불일치 비트 위치들로부터발생된 합산 노드 S1로부터 합산 전류 신호를 수신한다. 합선 전류 신호는 노드 T1에서 기준 신호원(37)으로부터의 기준 전류 신호 4I와 비교된다. 비교의 결과는 출력 O1을 생성하고, 합산 전류 신호가 전류 미러 트랜지스터(102) 또는 노드 N1로 부터의 차 전류 신호로부터 제2 기준 전류 비교기(20)로 전송되는지를 결정하는 스위칭 트랜지스터(101)를 구동하기 위해 인버터들(38 및 40)에 의해 래치되는데, 상기 차는 합산 전류 신호와 기준 신호 소스(401)의 4I 기준 전류 신호 사이의 차다.
노드 N1에서 구동 전류 신호는 제2 기준 전류 비교기(20)의 전류 미러트랜지스터들(106 및 108)에서 수신된다. 노드 N1 구동 전류 신호는 노드 N2에서 기준 신호원(110)으로부터의 기준 전류 신호 2I와 비교된다. 결과는 출력 O2를 생성하고, N1 노드 구동 전류 신호가 전류 미러 트랜지스터(118), 또는 N1 노드 구동 전류 신호와 기준 신호원(120)의 2I 기준 전류 신호 사이의 차로부터 노드 N3에서 제 N 기준 전류 비교기(22)에 전송되는지를 결정하는 스위칭 트랜지스터(116)를 구동하기 위해 인버터들(38 및 40)에 의해 래치된다.
노드 N3에서 구동 전류 신호는 제3 기준 전류 비교기(22)의 전류 미러 트랜지스터들(122 및 124)에서 수신된다. 노드 N3 구동 전류 신호는 노드 N4에서 기준 신호원(126)으로부터의 기준 전류 신호 I와 비교된다. 결과는 인버터들(128 및 130)에 의해 래치되어, 출력 O3을 생성하고, 도시된 3-비트 해밍 거리 계산을 완료한다.
비트 비교기(12)에 의해 결정된 바와 같이 3개의 불일치 비트 위치들의 예를다시 한번 살펴보라. 전류 신호 I는 3개의 불일치 비트 위치들 각각에 대해 불일치 전류 발생기(14)에 의해 발생된다. 전류들은 합산 노드S1에서 합산 전류 신호 3I(정확한 임계 비교들을 위해 오프셋 값을 플러스함)를 생성하기 위해 결합된다.
제1 기준 전류 비교기(18)에서, 합산 전류 신호 3I는 노드 T1에서 기준 신호원(37)으로부터의 기준 전류 신호 4I와 비교된다. 합산 전류 신호가 4I 기준 전류 신호보다 작기 때문에, 노드 TI는 하이 레벨 상태가 되고 결과적으로 출력 O1이 하이 레벨 상태가 된다. 출력 O1에서 하이 레벨 상태는 트랜지스터(101)를 턴 오프하며, 노드 N1에서 전류 미러 트랜지스터(102)를 통하여 제2 기준 전류 비교기(20)로 전파되도록 합산 전류 신호 3I를 발생한다.
제2 기준 전류 비교기(20)에서, 노드 N1에서 구동 전류 신호는 전류 미러 트랜지스터들(106 및 108)을 통하여 노드 N2에서 기준 신호원(110)으로부터의 기준 전류 신호 2I와 계속해서 비교된다, (합산 전류 신호 3I를 전달하는) 노드 N1 구동 전류 신호는 2I 기준 전류 신호보다 크므로, 노드 N2는 로우 레벨 상태가 되고 결과적으로 출력 O2가 로우 레벨 상태가 된다. 출력 O2에서 로우 레벨 상태는 노드 N3이 전류 미러 트랜지스터(118)를 통하여 전파되는 노드 N1 구동 전류 신호와 2I 기준 전류 신호 사이의 차 I를 표시하는 구동 전류 신호를 갖도록 하는, 트랜지스터(116)를 턴 온한다. 노드 N3 신호는 제3 기준 전류 비교기(22)로 전파된다.
제3 기준 전류 비교기(22)에서, 노드 N3 구동 전류 신호는 전류 미러 트랜지스터들(122 및 124)을 통하여 노드 N4에서 기준 신호원 (126)으로부터의 기준 전류 신호 I와 계속해서 비교된다. 노드 N3 구동 전류 신호가 오프셋 값으로 인해 기준 전류 신호 I보다 크기 때문에, 노드 N4는 출력 O3에서 로우레벨 상태로 귀착되는 로우 레벨 상태가 된다. 인버트한 후, 출력들및은 제3도의 그래프에 도시된 바와 같이 값 011을 갖게 된다.
요약하면, 해밍 거리 계산 장치는 불일치 비트 위치들을 결정하기 위해 2개의 디지탈 워드들의 배타적-OR 비트 비교를 수행한다. 불일치 전류 발생기는 각각의 불일치 비트 위치에 대한 전류 신호를 생성하고 발생된 전류 신호들을 합산 전류 신호와 결합한다. 합산 전류 신호는 다수의 기준 전류 비교기들을 구동하는데, 각각의 기준 전류 비교기는 선택된 기준 전류 신호와 합산 전류 신호의 분리된 임계 비교를 수행한다. 기준 전류 비교기들의 출력들은 2개의 디지탈 워드들 사이의 해밍 거리를 나타내는 디지탈 출력 워드를 생성하기 위해 인버트되어 아날로그-디지탈 변환기에 인가된다.
따라서, 본 발명에 따라, 상술된 장점들을 만족시키는 2개의 다중-비트 디지탈 워드들 사이의 해밍 거리를 결정하기 위한 방법 및 장치가 제공되었다는 것이 명백하다. 지금까지, 첨부된 도면을 참조하여 본 발명의 양호한 실시예에 관하여 상세하게 기술하였지만, 이 설명은 단지 에에 불과하고, 제한적 의미로 해석되지 않는다. 또한, 본 분야에 숙련된 기술자들에 의해 본 발명의 실시예를 여러 가지 형태로 수정 및 변경가능하다. 이러한 수정 및 변경은 첨부된 특허 청구의 범위에속하는 것으로 해석되어야 한다.
제1도는 해밍 거리 계산 장치를 도시한 블록도.
제2도는 해밍 거리 계산 장치를 간단하게 도시한 개략도.
제3도는 해밍 거리 계산 장치의 각가의 단계의 출력의 그래픽 시뮬레이션을 도시한 도면.
제4도는 선택적인 해밍 거리 계산 장치의 계략도.
도면의 주요 부분에 대한 부호의 설명
12 : 비트 비교기 14 : 불일치 전류 발생기
18 : 제 1 기준 전류 비교기 20 : 제2 기준 전류 비교기

Claims (17)

  1. 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리(hamming distance)를 결정하기 위한 장치에 있어서,
    2개의 다중 비트 디지탈 워드들의 불일치(nonmatching) 비트 위치들을 결정하기 위한 회로;
    각각의 불일치 비트 위치에 대한 전류 신호를 생성하며 상기 발생된 전류 신호들로부터 합산 전류 신호를 생성하기 위한 회로;
    상기 합산 전류 신호를 다수의 기준 전류 신호들과 연속적으로 비교하기 위한 회로; 및
    상기 비교 회로의 결과들을 상기 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리(Hamming distance)의 디지탈 표현으로 변환하기 위한 회로
    를 포함하는 것을 특징으로 하는 해밍 거리 결정 장치.
  2. 제1항에 있어서, 상기 결정 회로는 상기 2개의 다중 비트 디지탈 워드들의 각각의 비트 위치에서 배타적-OR 함수를 수행하는 것을 특징으로 하는 해밍 거리 결정 장치.
  3. 제1항에 있어서, 상기 기준 전류 신호들은 각각의 불일치 비트 위치의 상기 전류 신호에 대응하는 베이스 전류 신호의 배수 신호들인 것을 특징으로 하는 해밍거리 결정 장치.
  4. 제1항에 있어서, 상기 비교 회로는 상기 합산 전류 신호의 이전의 비교에 응답하여 후속의 비교를 위한 기준 전류 신호를 선택하는 것을 특징으로 하는 해밍거리 결정 장치.
  5. 제1항에 있어서, 상기 비교 회로는 상기 해밍 거리에 대해 요구되는 정확도에 따라 다수의 임계단(threshold stages)으로 분할되며, 상기 각각의 임계단은 상기 합산 전류 신호와 비교하기 위한 별도의 기준 전류 신호들을 갖고 있는 것을 특징으로 하는 해밍 거리 결정장치.
  6. 제5항에 있어서, 각각의 임계단은 후속의 임계단을 위한 기준 전류 신호를 선택하는 것을 특징으로 하는 해밍 거리 결정 장치.
  7. 제5항에 있어서, 각각의 임계단은 상기 합산 전류 신호, 또는 차 전류 신호 - 상기 차 전류 신호는 상기 합산 전류 신호와 특정한 임계단을 위한 대응하는 기준 전류 신호 사이의 차임 - 가 후속의 임계단을 구동할지의 여부를 결정하는 것을 특징으로 하는 해밍 거리 결정 장치.
  8. 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리를 결정하기 위한 장치에있어서,
    2개의 다중 비트 디지탈 워드들의 불일치 비트 위치들을 결정하기 위한 비트 비교기;
    각각의 불일치 비트 위치에 대한 베이스 전류 신호를 생성하고, 상기 발생된 베이스 전류 신호들로부터 합산 전류 신호 - 상기 합산 전류 신호는 오프셋 값을 포함함 -를 생성하기 위한 전류 발생기;
    상기 합산 전류 신호와 제1 기준 전류 신호와의 제1 비교를 수행하기 위한 제1 기준 전류 비교기; 및
    상기 제1 비교에 응답하여 상기 합산 전류 신호와 제2 기준 전류 신호와의 제2 비교를 수행하기 위한 제2 기준 전류 비교기
    를 포함하고,
    상기 제1 및 제2 전류 비교기들은 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리의 디지탈 표현을 제공하는 것을 특징으로 하는 해밍 거리 결정 장치.
  9. 제8항에 있어서, 상기 제1 및 제2 기준 전류 신호들은 상기 베이스 전류 신호의 배수 신호들인 것을 특징으로 하는 해밍 거리 결정 장치.
  10. 제8항에 있어서, 상기 제1 기준 전류 비교기는 상기 제1 비교에 응답하여 상기 제2 기준 전류 비교기를 위한 상기 제2 기준 전류 신호를 선택하는 것을 특징으로 하는 해밍 거리 결정 장치.
  11. 제8항에 있어서, 해밍 거리 결정의 정확도를 증가시키기 위한 추가적인 기준 전류 비교기들을 더 포함하며, 각각의 기준 전류 비교기는 상기 합산 전류 신호들을 이전의 비교에 의해 선택된 기준 전류 신호와 비교하는 것을 특징으로 하는 해밍 거리 결정 장치.
  12. 제8항에 있어서, 상기 제1 기준 전류 비교기는, 상기 합산 전류 신호 또는 제1차 전류 신호 - 상기 제 1차 전류 신호는 상기 합산 전류 신호와 상기 제1 기준 전류 비교기의 상기 제1 기준 전류 신호와의 차임 - 가 상기 제1 비교에 응답하여 상기 제2 기준 전류 비교기를 구동할지의 여부를 결정하는 것을 특징으로 하는 해밍 거리 결정 장치.
  13. 제8항에 있어서, 해밍 거리 결정의 정확도를 증가시키기 위한 추가적인 기준 전류 비교기들을 더 포함하며 각각의 기준 전류 비교기는 대응하는 고정된 기준 전류 신호를 이전의 비교에 의해 선택된 구동 전류 신호와 비교하고, 상기 구동 전류 신호는 상기 합산 전류 신호이거나 또는 이전의 비교에 의해 발생된 차 전류 신호인 것을 특징으로 하는 해밍 거리 결정 장치.
  14. 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리를 결정하는 방법에 있어서,
    불일치 비트 위치들을 확립하기 위해 2개의 다중 비트 디지탈 워드들을 배타적-OR 연산하는 단계;
    각각의 불일치 비트 위치에 대한 전류 신호를 생성하는 단계;
    불일치 비트 위치들의 전류 신호들을 합산하여 합산 전류 신호를 생성하는 단계;
    베이스 전류 신호 - 상기 베이스 전류 신호는 불일치 비트 위치의 전류 신호에 대응함 - 의 배수 신호들인 다수의 기준 신호들과 합산 전류 신호의 비교를 연속적으로 수행하는 단계 ; 및
    상기 연속적인 수행 단계의 결과들을 2개의 다중 비트 디지탈 워드들 사이의 해밍 거리의 디지탈 표현으로 변환하는 단계
    를 포함하는 것을 특징으로 하는 해밍 거리 결정 방법.
  15. 제14항에 있어서, 해임 거리에 대해 요구되는 정확도에 따라 기준 신호들을 상이한 임계단들로 분리하는 단계를 더 포함하는 것을 특징으로 하는 해밍 거리 결정 방법.
  16. 제14항에 있어서, 상기 연속적인 수행 단계의 이전 비교들에 응답하여 기준 신호를 연속적으로 선택하는 단계를 더 포함하는 것을 특징으로 하는 해밍 거리 결정 방법.
  17. 제14항에 있어서, 상기 합산 전류 신호, 또는 차 전류 신호 - 상기 차 전류 신호는 상기 합산 전류 신호와 특정한 기준 전류 신호의 차임 - 가 상기 연속적인 수행 단계의 후속의 비교를 구동할지의 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 해밍 거리 결정 방법.
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