KR100333549B1 - 반도체소자의 비트라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로서, 셀영역과 주변회로영역에 각각 다른 구조의 비트라인을 형성하되, 상기 셀영역에는 다결정실리콘층/금속층 적층구조의 비트라인을 형성하고, 상기 주변회로영역에는 금속층으로된 비트라인을 형성하여 셀영역에서는 접합특성을 향상시켜 리프레쉬 특성을 유지하면서 비트라인 저항을 낮게 하고, 이로 인하여 셀영역 내에 하나의 비트라인에 걸려있는 트랜지스터의 개수를 증가시켜 셀 효율(cell efficiency)을 향상시키고, 주변회로영역에서는 비트라인을 다결정실리콘층으로만 형성하여 NMOS에만 제한적으로 사용하던 것을 NMOS 및 PMOS 모두에 적용하여 소자의 집적도를 향상시킴으로써 소자의 동작속도 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로서, 특히 반도체기판의 셀영역과 주변회로 영역에 각각 다른 구조의 비트라인을 형성하여 저항이 낮고, NMOS 및 PMOS 트랜지스터의 구분없이 적용할 수 있는 반도체소자의 비트라인 형성방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOS FET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOS FET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/? 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/?, P+의 경우 약 100∼250Ω/? 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/? 정도이다.
상기와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속층 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다.
또한, 현재 반도체소자의 제조기술에서 사용되는 비트라인은 비트라인 콘택형성 후에 다결정실리콘층을 1000Å 정도 증착하고, 텅스텐실리사이드층과 반사방지막으로 질화막을 형성한 다음, 비트라인 마스크를 이용하여 셀영역과 주변회로영역을 동시에 식각하여 형성하였다. 이때, 상기 비트라인은 후속 열공정에 구애받지 않고, 실리사이드층을 사용하였기 때문에 비트라인의 저항을 감소시킬 수 있다.
그러나, 비트라인의 저항이 일정량 이상이며 비트라인에 걸리는 비트라인 캐패시턴스가 크기 때문에 하나의 비트라인에 물려있는 셀이 512개 이상으로 하기에는 전혀 마진이 없기 때문에 셀효율(cell efficiency)에도 영향을 미친다. 또한, 셀영역과 주변회로영역에 동시에 비트라인 콘택을 사용하여 비트라인을 제조하였기에 주변회로영역에는 비트라인 콘택을 PMOS에는 사용하지 못하고, 오로지 NMOS에만 사용상의 제약을 받아 집적도 측면에서도 상당한 손실이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 셀영역에는 다결정실리콘층/금속층의 적층구조로 형성된 비트라인을 형성하고, 주변회로영역에는 금속층으로 형성된 비트라인을 형성하여 비트라인의 저항을 감소시키는 반도체소자의 비트라인 형성방법을 제공함에 있다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 〉
11 : 반도체기판 13 : 게이트 전극
15 : 마스크절연막 17 : 절연막 스페이서
19 : 층간절연막 21 : 비트라인용 도전층
23 : 제2비트라인 콘택홀 25 : 확산방지막
27 : 금속층
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 비트라인 형성방법은,
셀영역과 주변회로영역으로 구성되는 반도체기판 상부에 마스크절연막이 적층되어 있는 게이트 전극과 LDD구조의 소오스/드레인영역으로 구성되는 모스전계효과 트랜지스터를 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정과,
상기 셀영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제1비트라인 콘택마스크를 식각마스크로 사용하여 상기 층간절연막을 식각하여 제1비트라인 콘택홀을 형성하는 공정과,
전체표면 상부에 상기 비트라인 콘택홀이 매립되지 않도록 비트라인용 도전층을 형성하는 공정과,
상기 주변회로영역에서 비트라인 콘택으로 예정되는 게이트전극 상부와 반도체기판의 활성영역을 노출시키는 제2비트라인 콘택마스크를 식각마스크로 사용하여 상기 비트라인용 도전층, 층간절연막 및 마스크절연막을 식각하여 제2비트라인 콘택홀을 형성하는 공정과,
전체표면 상부에 확산방지막, 금속층 및 반사방지막의 적층구조를 형성한 다음, 비트라인 마스크를 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 비트라인 형성방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)으로 구성되는 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시안됨)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트 절연막(도시안됨)을 형성하고, 그 상부에 게이트 전극(13)을 형성한다. 상기 게이트 전극(13)의 상부에는 마스크절연막(15)이 적층되어 있다.
그 다음, 상기 게이트 전극(13)의 양쪽 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD영역(도시안됨)을 형성한다.
그리고, 상기 게이트 전극(13)과 마스크절연막(15)의 측벽에는 절연막 스페이서(17)를 형성한 다음, 상기 절연막 스페이서(17)의 양쪽 반도체기판(11)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.
다음, 전체표면 상부에 BPSG막 등으로 층간절연막(19)을 형성한다.
그 다음, 층간절연막(19)을 플로우공정, 전면식각 또는 CMP공정으로 식각하여 반도체기판(11)의 셀영역(Ⅰ)과 주변회로영역(Ⅱ) 간에 형성된 단차를 제거한다.
그 후, 도시되어 있지는 않지만 상기 층간절연막(19) 상부에 얇은 산화막을 형성하여 상기 층간절연막(19)에 포함되어 있는 붕소와 인 등의 불순물이 후속공정에서 형성되는 도전체에 자동도핑되는 것을 방지한다. (도 1 참조)
다음, 상기 셀영역(Ⅰ)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제1비트라인 콘택마스크(도시안됨)를 식각마스크로 사용하여 상기 층간절연막(19)을 식각하여 제1비트라인 콘택홀(도시안됨)을 형성한다.
그 다음, 전체표면 상부에 비트라인용 도전층(21)을 소정 두께 형성하되, 상기 제1비트라인 콘택홀이 매립되지 않게 형성한다. 상기 비트라인용 도전층(21)은 다결정실리콘층 또는 도프드다결정실리콘/언도프드다결정실리콘층의 적층구조로 형성한다. (도 2 참조)
다음, 상기 주변회로영역(Ⅱ)에서 게이트 전극(13) 상부에서 비트라인 콘택으로 예정되는 부분과, 반도체기판(11)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제2비트라인 콘택마스크를 식각마스크로 사용하여 상기 비트라인용 도전층(21)과 층간절연막(19) 및 마스크절연막(15)을 식각하여 제2비트라인 콘택홀(23)을 형성한다. (도 3 참조)
그 다음, 전체표면 상부에 확산방지막(25)을 하고, 상기 확산방지막(25) 상부에 금속층(27)을 형성한다. 상기 확산방지막(25)은 Ti/TiN 막으로 형성하고, 상기 금속층(27)은 Al막 또는 다른 금속물질로 형성할 수 있다. (도 4참조)
그 후, 도시되어 있지는 않지만 후속공정으로 상기 금속층(27) 상부에 Ti/TiN막 등으로 반사방지막을 형성한 다음, 비트라인 마스크를 식각마스크로 사용하여 상기 반사방지막, 금속층(27) 및 비트라인용 도전층(21)을 식각하여 비트라인을 형성한다.
상기와 같이 게이트전극을 형성하고 비트라인을 형성하는 방법과 달리, 게이트전극을 형성한 다음, 캐패시터를 형성한 후 비트라인을 형성할 수도 있다. 이때, 상기 캐패시터의 형성공정시 비트라인과의 절연을 위하여 저장전극 콘택홀의 측벽에 산화막 또는 질화막을 사용하여 스페이서를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 셀영역과 주변회로영역에 각각 다른 구조의 비트라인을 형성하되, 상기 셀영역에는 다결정실리콘층/금속층 적층구조의 비트라인을 형성하고, 상기 주변회로영역에는 금속층으로된 비트라인을 형성하여 셀영역에서는 접합특성을 향상시켜 리프레쉬 특성을 유지하면서 비트라인 저항을 낮게 하고, 이로 인하여 셀영역 내에 하나의 비트라인에 걸려있는 트랜지스터의 개수를 증가시켜 셀 효율을 향상시키고, 주변회로영역에서는 비트라인을 다결정실리콘층으로만 형성하여 NMOS에만 제한적으로 사용하던 것을 NMOS 및 PMOS 모두에 적용하여 소자의 집적도를 향상시킴으로써 소자의 동작속도 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집집적화를 가능하게 하는 이점이 있다.
Claims (6)
- 셀영역과 주변회로영역으로 구성되는 반도체기판 상부에 마스크절연막이 적층되어 있는 게이트 전극과 LDD구조의 소오스/드레인영역으로 구성되는 모스전계효과 트랜지스터를 형성하는 공정과,전체표면 상부에 층간절연막을 형성하는 공정과,상기 셀영역에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제1비트라인 콘택마스크를 식각마스크로 사용하여 상기 층간절연막을 식각하여 제1비트라인 콘택홀을 형성하는 공정과,전체표면 상부에 상기 비트라인 콘택홀이 매립되지 않도록 비트라인용 도전층을 형성하는 공정과,상기 주변회로영역에서 비트라인 콘택으로 예정되는 게이트전극 상부와 반도체기판의 활성영역을 노출시키는 제2비트라인 콘택마스크를 식각마스크로 사용하여 상기 비트라인용 도전층, 층간절연막 및 마스크절연막을 식각하여 제2비트라인 콘택홀을 형성하는 공정과,전체표면 상부에 확산방지막, 금속층 및 반사방지막의 적층구조를 형성한 다음, 비트라인 마스크를 사용하여 상기 적층구조를 식각하여 비트라인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 비트라인용 도전층은 다결정실리콘층 또는 도프드다결정실리콘층/언도프드다결정실리콘층의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 확산방지막은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 금속층은 Al층 또는 그이외의 금속물질로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 반사방지막은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 셀영역에는 비트라인용 도전층/확산방지막/금속층 적층구조의 비트라인이 형성되고, 상기 주변회로영역에는 확산방지막/금속층으로된 비트라인이 형성되는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
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