KR100332120B1 - Method of manufacturing a capacitor in a semiconductor device - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 72
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 35
- 230000004888 barrier function Effects 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 239000003292 glue Substances 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 claims description 5
- 229910000510 noble metal Inorganic materials 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 239000002887 superconductor Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000010406 interfacial reaction Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 239000012790 adhesive layer Substances 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000000779 smoke Substances 0.000 description 2
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- B08—CLEANING
- B08B—CLEANING IN GENERAL; PREVENTION OF FOULING IN GENERAL
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 캐패시터 내에 도프트 폴리실리콘 플러그를 형성한 후 에치 백 공정으로 플러그 리세스를 형성하고, 플러그 리세스에 내산화성이 우수한 물질을 매립시켜 베리어 메탈층을 형성하되, 도프트 폴리실리콘 플러그와 베리어 메탈층간의 접촉 저항을 낮추기 위해 그 사이에 IrSiX층을 형성하고, 베리어 메탈층에 연결되는 하부 전극을 형성하되, 하부 전극의 하지층인 층간 절연막과의 접착성을 향상시키기 위해 글루층을 얇게 형성하고, 고유전율 물질로 캐패시터의 유전체막을 형성하고, 이후 상부 전극을 형성하여 캐패시터를 형성하는 방법에 관하여 기술된다. 이와 같이, 본 발명은 베리어 메탈층이 매립되도록 하여 베리어 메탈층으로 인한 누설 전류 특성 저하를 방지할 수 있고, 베리어 메탈층을 내산화성이 우수한 물질로 형성하므로 고온 공정에서 고유전율의 유전체막을 형성할 수 있게 하여, 유전 특성 및 누설 전류 특성이 우수한 캐패시터를 제조할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a semiconductor device, wherein after forming a doped polysilicon plug in a capacitor, a plug recess is formed by an etch back process, and a barrier metal layer is embedded by embedding a material having excellent oxidation resistance in the plug recess. In order to reduce the contact resistance between the doped polysilicon plug and the barrier metal layer, an IrSi X layer is formed therebetween, and a lower electrode connected to the barrier metal layer is formed, and an interlayer insulating layer, which is an underlayer of the lower electrode, A method of forming a capacitor by forming a thin glue layer to form a thin adhesive layer, forming a dielectric film of a capacitor with a high dielectric constant material, and then forming an upper electrode is described. As such, the present invention allows the barrier metal layer to be embedded to prevent leakage current characteristic degradation due to the barrier metal layer, and the barrier metal layer is formed of a material having excellent oxidation resistance, thereby forming a dielectric film having a high dielectric constant in a high temperature process. This makes it possible to manufacture capacitors with excellent dielectric and leakage current characteristics.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 고유전율 물질을 캐패시터의 유전체막으로 적용할 수 있게 하고, 베리어 메탈층(barrier metal layer)의 누설 전류 특성 저하를 방지하여, 유전 특성 및 누설 전류 특성을 개선시킬 수 있는 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and in particular, to apply a high dielectric constant material as a dielectric film of a capacitor, to prevent leakage current characteristics of a barrier metal layer, and to prevent dielectric properties and leakage. The present invention relates to a capacitor manufacturing method capable of improving current characteristics.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 반도체 소자의 구성 요소 각각이 차지하는 면적은 줄어들고 있다. 반도체 소자의 크기가 줄어들더라도 반도체 소자의 구동에 필요한 최소한의 캐패시터의 충전 용량은 확보되어야 한다. 충전 용량을 확보하기 위한 방안으로 캐패시터의 하부 전극을 3차원 구조로 만들어 유효 표면적을 넓히거나, 고유전율 물질을 개발하여 캐패시터의 유전체막으로 사용하는 등의 방안이 있다. 그러나, 하부 전극을 3차원 구조로 하기 위해서는 일반적인 구조보다 더 많은 공정 단계를 거쳐야 함은 물론 공정상의 어려움이 따르기 때문에 생산성 및 수율 저하를 초래하게 된다. 또한, 고유전율 물질 개발이 진행중이나 소자의 제조 공정에 적용하기에는 미흡한 상태이기 때문에 공정의 안정성 및 재현성 측면에서 문제점이 있는 것으로 알려지고 있다.In general, as semiconductor devices become highly integrated and miniaturized, the area occupied by each component of the semiconductor device is decreasing. Even if the size of the semiconductor device is reduced, the minimum charging capacity of the capacitor required for driving the semiconductor device should be ensured. In order to secure the charging capacity, the lower electrode of the capacitor has a three-dimensional structure to increase the effective surface area, or to develop a high-k material to use as a dielectric film of the capacitor. However, in order to make the lower electrode have a three-dimensional structure, the process requires more process steps than the general structure, and as a result, process difficulties may occur, resulting in reduced productivity and yield. In addition, it is known that there is a problem in terms of stability and reproducibility of the process because the development of the high dielectric constant material is in progress but insufficient to be applied to the manufacturing process of the device.
고유전율 물질로 현재 반도체 소자의 제조 공정에 BST, SBT, PZT 등이 적용되고 있다. BST는 주로 DRAM용으로 사용되며, SBT나 PZT는 주로 FeRAM용으로 사용되고 있다. 그러나, 이러한 고유전율 물질을 캐패시터의 유전체막으로 형성하기 위해서는 고온 증착 공정 및 고온 어닐링 공정이 필수적인데, TiN 등과 같이 내산화성이 떨어지는 물질로 베리어 메탈층을 형성할 경우에는 고온 공정에 의해 산화되어 유전 특성 및 누설 전류 특성이 저하되는 문제가 있다. 따라서, 고유전율 물질을 캐패시터의 유전체막으로 적용시키기 위해서는 IrO2등과 같이 내산화성이 우수한 물질로 베리어 메탈층을 형성하여야 한다. 그런데, 내산화성이 우수한 IrO2로 베리어 메탈층을 형성할 경우 고유전율 물질로 캐패시터의 유전체막을 형성 가능하게 하지만, 플러그 콘택 저항이 증가되는 문제가 발생한다.BST, SBT, PZT, etc. are being applied to the manufacturing process of semiconductor devices as high dielectric constant materials. BST is mainly used for DRAM, and SBT and PZT are mainly used for FeRAM. However, in order to form such a high-k dielectric material as a dielectric film of a capacitor, a high temperature deposition process and a high temperature annealing process are essential. In the case of forming a barrier metal layer made of a material having low oxidation resistance, such as TiN, it is oxidized by a high temperature process to permit dielectric There is a problem that the characteristics and leakage current characteristics are deteriorated. Therefore, in order to apply the high dielectric constant material as the dielectric film of the capacitor, the barrier metal layer should be formed of a material having excellent oxidation resistance such as IrO 2 . However, when the barrier metal layer is formed of IrO 2 having excellent oxidation resistance, it is possible to form a dielectric film of a capacitor using a high dielectric constant material, but a problem arises in that the plug contact resistance is increased.
이러한 문제들뿐만 아니라, 기존의 캐패시터 제조 공정은 층간 절연막에 콘택 홀을 형성한 후 베리어 메탈층을 형성하고, 하부 전극용 전도성 물질을 증착한 후에 패터닝하여 하부 전극을 형성하기 때문에 베리어 메탈층이 층간 절연막상에서 외부에 노출되어 누설 전류 특성이 저하되는 공정상의 문제 또한 존재한다.In addition to these problems, the conventional capacitor manufacturing process forms a barrier metal layer after forming a contact hole in the interlayer insulating film, and patterning and forming a lower electrode after depositing a conductive material for the lower electrode. There is also a process problem in which leakage current characteristics are degraded by being exposed to the outside on the insulating film.
따라서, 본 발명은 고유전율 물질을 캐패시터의 유전체막으로 적용할 수 있게 하고, 베리어 메탈층의 누설 전류 특성 저하를 방지하면서, 내산화성이 우수한 물질로 베리어 메탈층을 형성하더라도 플러그 콘택 저항이 증가되지 않도록 하여, 유전 특성, 누설 전류 특성 및 플러그 콘택 저항을 개선시킬 수 있는 캐패시터 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention enables the application of a high dielectric constant material as a dielectric film of a capacitor and prevents degradation of leakage current characteristics of the barrier metal layer, and does not increase plug contact resistance even when the barrier metal layer is formed of a material having excellent oxidation resistance. It is an object of the present invention to provide a method for manufacturing a capacitor that can improve dielectric properties, leakage current characteristics, and plug contact resistance.
이러한 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 반도체 기판상에 층간 절연막 및 절연막을 순차적으로 형성한 후, 상기 반도체 기판 노출되는콘택 홀을 형성하는 단계; 상기 콘택홀 내부에 플러그 리세스를 갖는 도프트 폴리실리콘 플러그를 형성하는 단계; 상기 플러그 리세스 저면을 이루는 상기 도프트 폴리실리콘 플러그 표면에 IrSiX층을 형성하는 단계; 상기 IrSix층이 형성된 상기 플러그 리세스 내부에 베리어 메탈층을 형성하는 단계; 상기 베리어 메탈층과 연결되는 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전체막을 형성하는 단계; 및 상기 유전체막상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor, which comprises sequentially forming an interlayer insulating film and an insulating film on a semiconductor substrate, and then forming contact holes exposed to the semiconductor substrate; Forming a doped polysilicon plug having a plug recess in the contact hole; Forming an IrSi X layer on the doped polysilicon plug surface forming the bottom of the plug recess; Forming a barrier metal layer in the plug recess in which the IrSi x layer is formed; Forming a lower electrode connected to the barrier metal layer; Forming a dielectric film on the lower electrode; And forming an upper electrode on the dielectric film.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of a device for explaining a capacitor manufacturing method of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Main Parts of Drawings>
11: 반도체 기판 12: 층간 절연막11: semiconductor substrate 12: interlayer insulating film
13: 절연막 14: 도프트 폴리실리콘 플러그13: insulating film 14: doped polysilicon plug
15: 플러그 리세스 16: Ir층15: Plug recess 16: Ir layer
16a: IrSiX층 17: 베리어 메탈층16a: IrSi X layer 17: barrier metal layer
18: 글루층 19: 하부 전극18: glue layer 19: lower electrode
20: 유전체막 21: 상부 전극20: dielectric film 21: upper electrode
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 층간 절연막(12) 및 절연막(13)을 순차적으로 형성한다. 절연막(13) 및 층간 절연막(12)의 일부분을 반도체 기판(11)이 노출되도록 식각하여 콘택 홀을 형성한다. 콘택 홀이 충분히 매립되도록 도프트 폴리실리콘을 증착한 후, 화학적 기계적 연막(CMP) 공정 및 에치 백(etch back) 공정을 실시하여 콘택 홀 내부에 도프트 폴리실리콘 플러그(14)를 형성한다. 화학적 기계적 연막 공정에 의해 도프트 폴리실리콘 플러그(14)는 콘택 홀 상단부까지 존재하게 되지만 이후에 실시하는 에치 백 공정에 의해 일부가 제거되어 플러그 리세스(15)가 형성된다.Referring to FIG. 1A, an interlayer insulating film 12 and an insulating film 13 are sequentially formed on a semiconductor substrate 11 on which various elements for forming a semiconductor device are formed. A portion of the insulating film 13 and the interlayer insulating film 12 are etched to expose the semiconductor substrate 11 to form a contact hole. After the doped polysilicon is deposited to sufficiently fill the contact hole, the doped polysilicon plug 14 is formed inside the contact hole by performing a chemical mechanical smoke film (CMP) process and an etch back process. The doped polysilicon plug 14 is present up to the upper end of the contact hole by a chemical mechanical smoke process, but a part of the doped polysilicon plug is removed by a subsequent etch back process to form the plug recess 15.
상기에서, 층간 절연막(12)은 주로 산화물(oxide)로 형성하며, 절연막(13)은산화물과 식각 선택비가 높은 물질 예를 들어, SiN와 SiON 등과 같은 질화물 (nitride)을 이용한 화학 기상증착 방법으로 300 내지 1000Å 두께로 형성한다. 이 절연막(13)은 화학적 기계적 연마 공정시 연마 정지층 역할을 하며, 에치 백 공정시 층간 절연막(12)의 식각 방지층 역할을 한다. 도프트 폴리실리콘 플러그(14)는 화학기상증착 방법으로 500 내지 3000Å 두께로 도프트 폴리실리콘을 증착한 후 화학적 기계적 연마 공정과 에치 백 공정으로 형성되는데, 이때 에치 백 공정은 500 내지 1500Å의 식각 타겟으로 실시하고, 이로 인하여 플러그 리세스(15)는 500 내지 1500Å의 깊이를 갖게된다.In the above, the interlayer insulating film 12 is mainly formed of oxide, and the insulating film 13 is a chemical vapor deposition method using a nitride and a material having a high etching selectivity, for example, nitride such as SiN and SiON. It is formed to a thickness of 300 to 1000Å. The insulating layer 13 serves as a polishing stop layer during the chemical mechanical polishing process and serves as an etch stop layer of the interlayer insulating layer 12 during the etch back process. The doped polysilicon plug 14 is formed of a chemical mechanical polishing process and an etch back process after depositing the doped polysilicon to a thickness of 500 to 3000Å by chemical vapor deposition, wherein the etch back process is an etching target of 500 to 1500 내지. The plug recess 15 has a depth of 500 to 1500 500.
도 1b를 참조하면, 플러그 리세스(15)를 포함한 전체 구조상에 Ir층(16)을 형성한 후, 열처리하여 도프트 폴리실리콘 플러그(14)의 표면에 IrSiX층(16a)을 형성한다.Referring to FIG. 1B, an Ir layer 16 is formed on the entire structure including the plug recess 15, and then heat-treated to form an IrSi X layer 16a on the surface of the doped polysilicon plug 14.
상기에서, Ir층(16)은 50 내지 100Å 두께로 증착한다. IrSiX층(16a)은 Ir층(16)을증착한 후 400 내지 700℃의 N2가스 분위기에서 1 내지 3 분간 급속 열처리(RTP)하므로써 형성되며, 이때, IrSiX층(16a)은 터널링(Tunnelling) 현상이 발생될 수 있을 정도의 얇은 두께로 형성된다. IrSiX층(16a)의 두께는 Ir층(16)의 증착 두께에 따라 조절할 수 있다.In the above, the Ir layer 16 is deposited to a thickness of 50 to 100 GPa. The IrSi X layer 16a is formed by rapid thermal annealing (RTP) for 1 to 3 minutes in an N 2 gas atmosphere of 400 to 700 ° C. after depositing the Ir layer 16, wherein the IrSi X layer 16a is formed by tunneling ( Tunneling) is formed to a thickness thin enough to occur. The thickness of the IrSi X layer 16a may be adjusted according to the deposition thickness of the Ir layer 16.
도 1c를 참조하면, 열처리 후에 도프트 폴리실리콘 플러그(14)와 계면 반응하지 않는 Ir층(16)을 습식 또는 건식 식각공정으로 제거하고, 이로 인하여 도프트 폴리실리콘 플러그(14) 상부면에만 IrSix층(16a)이 남게된다.Referring to FIG. 1C, after the heat treatment, the Ir layer 16 which does not interfacially react with the doped polysilicon plug 14 is removed by a wet or dry etching process, and thus IrSi is formed only on the top surface of the doped polysilicon plug 14. The x layer 16a remains.
도 1d를 참조하면, 저면에 IrSix층(16a)이 형성된 플러그 리세스(15)내부에 베리어 메탈층(17)을 형성한 후, 전체 구조상에 글루층(glue layer; 18)을 형성한다.Referring to FIG. 1D, the barrier metal layer 17 is formed inside the plug recess 15 in which the IrSi x layer 16a is formed on the bottom thereof, and then a glue layer 18 is formed on the entire structure.
상기에서, 베리어 메탈층(17)은 물리기상증착법(PVD)이나 화학기상증착법(CVD)을 통해 내산화성이 우수한 물질인 IrO2로 플러그 리세스(15)를 완전히 매립시킨 후, 화학적 기계적 연마 공정을 실시하여 플러그 리세스(15) 내부에만 존재하도록 한다. 플러그 리세스(15)내에 존재하는 베리어 메탈층(17)은 300 내지 1000Å 두께를 갖도록 한다. 경우에 따라서, IrO2대신에 내산화성이 우수한 TiAlN, TaN, TaSiN, TiSiN 및 TaAlN 중 어느 하나를 베리어 메탈층으로 사용할 수도 있다. 글루층(18)은 후에 형성될 하부 전극이 하지층인 층간 절연막(12)과의 접착력 (adhesion)을 강화시키기 위하여 접착성이 우수한 물질로 50 내지 200Å 두께로 얇게 형성한다. 하부 전극으로 귀금속(novel metal)류를 사용할 경우 산화물과의 접착력이 불량하므로 반드시 글루층(18)을 형성하여야 한다.In the above, the barrier metal layer 17 completely fills the plug recess 15 with IrO 2 , which is a material having excellent oxidation resistance, through physical vapor deposition (PVD) or chemical vapor deposition (CVD), followed by a chemical mechanical polishing process. To be present only inside the plug recess 15. The barrier metal layer 17 present in the plug recess 15 is 300-1000 mm thick. In some cases, any one of TiAlN, TaN, TaSiN, TiSiN, and TaAlN having excellent oxidation resistance may be used as the barrier metal layer instead of IrO 2 . The glue layer 18 is formed to be thin with a thickness of 50 to 200 Å with a material having excellent adhesion in order to enhance adhesion with the interlayer insulating film 12 whose lower electrode to be formed later is an underlying layer. In the case of using noble metals as the lower electrodes, since the adhesion to the oxide is poor, the glue layer 18 must be formed.
도 1e를 참조하면, 글루층(18)상에 전도성 물질을 증착한 후 패터닝하여 베리어 메탈층(17)상부에 하부 전극(19)을 형성한다.Referring to FIG. 1E, a conductive material is deposited on the glue layer 18 and then patterned to form a lower electrode 19 on the barrier metal layer 17.
상기에서, 하부 전극(19)은 폴리실리콘이나, 귀금속(novel metal)류인 Ir, Pt, Ru이나, 페로프스카니트 구조의 초전도체 산화물 중 어느 하나를 증착한 후 패터닝 하여 형성된다. 하부 전극(19)을 형성하기 위한 패터닝 공정시 하드 마스크(hard mask)로서 TiN이나 SiO2를 사용한다.In the above, the lower electrode 19 is formed by depositing and patterning any one of polysilicon, noble metals such as Ir, Pt, Ru, and a superconductor oxide having a perovskite structure. In the patterning process for forming the lower electrode 19, TiN or SiO 2 is used as a hard mask.
도 1f를 참조하면, 하부 전극(19)상에 유전체막(20) 및 상부 전극(20)을 형성하여 캐패시터를 완성한다.Referring to FIG. 1F, a dielectric film 20 and an upper electrode 20 are formed on the lower electrode 19 to complete a capacitor.
상기에서, 유전체막(20)은 고유전율 물질 예를 들어, BST를 화학기상증착법으로 300 내지 500Å 두께로 증착하여 형성한다. 상부 전극(21)은 폴리실리콘이나, 귀금속류인 Ir, Pt, Ru이나, 페로프스카니트 구조의 초전도체 산화물 중 어느 하나를 500 내지 2000Å 두께로 증착하여 형성한다.이로써, 반도체 소자의 캐패시터가 제조되는데, 상기의 공정 중에서 폴리실리콘 플러그(14)의 표면에 일반적으로 많이 사용되는 티타늄 실리사이드층 대신 IrSix층(16a)형성하는 이유를 좀더 자세하게 설명하면 다음과 같다.폴리실리콘 플러그(14) 상부에는 베리어 메탈층(17)이 형성되는데, 베리어 메탈층(17)을 TiN으로 형성할 경우 내산화성이 저하되어 우수한 유전 특성 및 누설 전류 특성을 얻을 수 없다. 따라서, 본 발명은 내산화성이 우수한 물질인 IrO2를 이용하여 베리어 메탈층(17)을 형성한다.이때, 폴리실리콘 플러그(14) 상부에 바로 IrO2를 형성하면 공정 단계도 줄이고, 베리어 메탈층(17)의 열부담을 줄일 수 있으므로 후속의 열공정에 대한 마진을 확보할 수 있다. 하지만, IrO2증착 또는 고유전체 증착/어닐링을 실시하는 과정에서 폴리실리콘 플러그(14) 및 IrO2의 계면에 SiO2가 성장되는 문제가 발생하고, 그 두께가 전기적인 터닐링(Tunnelling)이 발생될 수 있는 범위보다 두꺼워지면 저유전체가 고유전체와 직렬로 형성된다. 이는 폴리실리콘 플러그(14) 내부의 저항이나 전체 유전특성을 급격하게 감소시키게 되어 고유전체를 사용하는 것이 무의미해 진다.따라서, 폴리실리콘 플러그(14)와 베리어 메탈층(17)인 IrO2계면에 SiO2가 형성되는 것을 방지하고, 접촉저항을 낮출 수 있는 2가지의 기능을 가진 전도성층이 필요하다.이러한 이유로, 비록 bulk(비교적 두꺼운 두께)에서는 고저항이지만, 얇은 두께에서는 터널링(Tunnelling) 현상이 발생되고, IrO2와 적합성(Compatibility)이 있는 IrSix을 RTP로 폴리실리콘 플러그(14)와 IrO2계면에 얇게 형성한다.이렇게 형성된 폴리실리콘 플러그/IrSix/IrO2/IrSix/하부 전극 구조는 BST와 같은 고유전체 형성시 결정화를 위해 필요로 하는 600℃ 이상의 높은 열공정에서도 열안정성을 유지할 수 있어 본질적인 BST 특성을 얻을 수 있게 된다.이는, 열안정성을 유지할 수 있는 한계 온도가 약 475℃ 정도인 종래의 폴리실리콘 플러그/TiSix/TiN/하부 전극 구조와 비교해 볼때 열안정성이 향상되었음을 알 수 있다.In the above, the dielectric film 20 is formed by depositing a high dielectric constant material, for example, BST to a thickness of 300 to 500Å by chemical vapor deposition. The upper electrode 21 is formed by depositing any one of polysilicon, noble metals such as Ir, Pt, Ru, and a superconductor oxide having a perovskite structure to a thickness of 500 to 2000 GPa. Thus, a capacitor of a semiconductor device is manufactured. In the above process, the reason for forming the IrSi x layer 16a instead of the titanium silicide layer generally used on the surface of the polysilicon plug 14 will be described in more detail as follows. The metal layer 17 is formed. When the barrier metal layer 17 is formed of TiN, oxidation resistance is lowered, so that excellent dielectric characteristics and leakage current characteristics cannot be obtained. Accordingly, the present invention forms the barrier metal layer 17 using IrO 2, which is a material having excellent oxidation resistance. At this time, if the IrO 2 is formed directly on the polysilicon plug 14, the process step is reduced and the barrier metal layer is formed. Since the heat burden of (17) can be reduced, the margin for the subsequent thermal process can be secured. However, a problem arises in that SiO 2 is grown at the interface between the polysilicon plug 14 and IrO 2 during the IrO 2 deposition or the high dielectric deposition / annealing, and the thickness of the electrical tunneling occurs. When it is thicker than it can be, the low dielectric is formed in series with the high dielectric. This drastically reduces the resistance or the overall dielectric properties of the polysilicon plug 14, which makes it insignificant to use a high dielectric constant. Therefore, at the IrO 2 interface, which is the polysilicon plug 14 and the barrier metal layer 17, it is meaningless. There is a need for a conductive layer with two functions that prevents SiO 2 from forming and lowers the contact resistance. For this reason, although thinning is high resistance in tunnels, the tunneling phenomenon is thin. is generated and, the IrO 2 and compliance (Compatibility) formed to be thinner in the IrSi x polysilicon plug 14 and the IrO 2 interface to RTP that. this polysilicon plug / IrSix / IrO 2 / IrSix / bottom electrode structure that is formed is The thermal stability can be maintained even in the high thermal process of 600 ° C. or higher required for crystallization when forming a high dielectric material such as BST, thereby obtaining intrinsic BST characteristics. Compared with the conventional polysilicon plug / TiSix / TiN / bottom electrode structure having a limit temperature of about 475 ° C., the thermal stability is improved.
상술한 바와 같이, 본 발명은 베리어 메탈층으로 내산화성이 우수한 물질을 사용하여 고유전율 물질을 캐패시터의 유전체막으로 적용할 수 있게 하고, 베리어 메탈층이 플러그 리세스에 매립되도록 형성하므로 층간 절연막상에서 베리어 메탈층이 노출되지 않아 누설 전류 특성 저하가 방지되고, 반도체 기판과 접촉되는 부분에 도프트 폴리실리콘 플러그를 형성하여 그 상부에 베리어 메탈층을 형성하므로 내산화성이 우수한 물질로 베리어 메탈층을 형성하더라도 플러그 콘택 저항이 증가되지 않으며, 또한 하부 전극과 상부 전극을 귀금속류로 형성하므로써, 유전 특성, 누설 전류 특성 및 플러그 콘택 저항이 개선된 우수한 캐패시터를 얻을 수 있다.As described above, the present invention makes it possible to apply a high dielectric constant material as a dielectric film of a capacitor by using a material having excellent oxidation resistance as a barrier metal layer, and the barrier metal layer is formed to be embedded in a plug recess, so that the interlayer insulating film is formed on the interlayer insulating film. Since the barrier metal layer is not exposed to prevent leakage current characteristic deterioration, a doped polysilicon plug is formed on the part in contact with the semiconductor substrate and a barrier metal layer is formed on the barrier metal layer, thereby forming a barrier metal layer using a material having excellent oxidation resistance. Even if the plug contact resistance does not increase, and the lower and upper electrodes are formed of precious metals, excellent capacitors having improved dielectric properties, leakage current characteristics, and plug contact resistances can be obtained.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025752A KR100332120B1 (en) | 1999-06-30 | 1999-06-30 | Method of manufacturing a capacitor in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025752A KR100332120B1 (en) | 1999-06-30 | 1999-06-30 | Method of manufacturing a capacitor in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004973A KR20010004973A (en) | 2001-01-15 |
| KR100332120B1 true KR100332120B1 (en) | 2002-04-10 |
Family
ID=19597663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025752A KR100332120B1 (en) | 1999-06-30 | 1999-06-30 | Method of manufacturing a capacitor in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100332120B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403957B1 (en) * | 2001-05-03 | 2003-11-03 | 주식회사 하이닉스반도체 | Method for fabricating ferroelectric memory device |
| KR20020089982A (en) * | 2001-05-25 | 2002-11-30 | 주식회사 현대 디스플레이 테크놀로지 | Metnod for manufacturing of liquid crystal display panel |
| KR100415539B1 (en) * | 2001-09-17 | 2004-01-24 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0889519A2 (en) * | 1997-06-30 | 1999-01-07 | Texas Instruments Incorporated | An integrated circuit capacitor |
| KR19990005449A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Semiconductor memory device and manufacturing method thereof |
| KR19990011567A (en) * | 1997-07-24 | 1999-02-18 | 윤종용 | Method of manufacturing capacitors in semiconductor devices |
| KR19990012246A (en) * | 1997-07-28 | 1999-02-25 | 윤종용 | Semiconductor device with metal barrier film by atomic layer deposition method and method for manufacturing same |
-
1999
- 1999-06-30 KR KR1019990025752A patent/KR100332120B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH1174488A (en) * | 1997-06-30 | 1999-03-16 | Texas Instr Inc <Ti> | Integrated circuit capacitor and memory |
| KR19990011567A (en) * | 1997-07-24 | 1999-02-18 | 윤종용 | Method of manufacturing capacitors in semiconductor devices |
| KR19990012246A (en) * | 1997-07-28 | 1999-02-25 | 윤종용 | Semiconductor device with metal barrier film by atomic layer deposition method and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004973A (en) | 2001-01-15 |
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