KR100331541B1 - Metallic wire formation method - Google Patents
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Abstract
Description
본 발명은 금속막 배선 구조의 형성에 관한 것으로, 특히 안정된 접촉 저항을 가지는 금속막 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the formation of metal film wiring structures, and more particularly to a method of forming metal film wirings having stable contact resistance.
일반적으로 반도체 장치의 고집적화에 따라 개별 소자는 작아지고, 반도체 장치의 용량 및 반도체 장치의 집적도가 증가하는 경향에 대응하여 개별 소자의 동작 속도도 빠르게 된다. 그러나 집적하여야 하는 소자의 개수가 증가함에 따라 반도체 장치에서 상기 소자 사이를 연결하는 배선의 길이는 증가하고, 폭은 작아지며 두께도 감소한다. 이러한 경향에 따라 배선의 저항이 증가하는 것은 필연적이고, 반도체 장치의 동작 속도는 늦어지게 된다. 따라서, 고집적 반도체 장치의 성능을 향상시키기 위하여 배선의 저항을 줄여야 하는데, 주로 게이트 배선에 많이 사용되는 불순물이 포함된 다결정 실리콘층을 이용하여 만들어진 배선은 RC(Resistance-Capacitance) 시간 지연이 커서 고집적 반도체 장치에 계속 사용하는 것이 곤란하고, 고집적 반도체 장치의 배선 저항을 줄이는 방법으로 내화성 금속으로 형성된 실리사이드(silicide)막을 많이 사용하고 있으며, 순수한 내화 금속막을 사용하는 방법도 고려되고 있다.In general, the higher the integration of the semiconductor device, the smaller the individual elements, the faster the operation speed of the individual elements in response to the trend of increasing the capacity of the semiconductor device and the degree of integration of the semiconductor device. However, as the number of devices to be integrated increases, the length of the wiring connecting the devices in the semiconductor device increases, the width becomes smaller, and the thickness decreases. It is inevitable that the resistance of the wiring increases according to this tendency, and the operation speed of the semiconductor device becomes slow. Therefore, in order to improve the performance of the highly integrated semiconductor device, the resistance of the wiring must be reduced. The wiring made of the polycrystalline silicon layer containing impurities, which are mainly used for gate wiring, has a high resistivity-capacitance (RC) time delay and thus is highly integrated semiconductor. It is difficult to continue using the device, and many silicide films made of refractory metals are used as a method of reducing wiring resistance of highly integrated semiconductor devices, and methods of using pure refractory metal films are also considered.
특히 순수한 내화 금속막은 실리사이드막보다 더 저항이 낮은 금속막 배선을 형성할 수 있다. 그러나 배선 재료는 후속 열처리 공정을 진행한 후에도 안정된 구조 및 낮은 저항 특성을 유지하여야 하는데, 순수한 내화 금속막은 실리콘 산화막에 대하여 점착력이 나쁘고 열처리에 의해서 실리콘 기판의 물질과 쉽게 반응하는 특성을 가지고 있다. 따라서, 내화 금속막을 배선 재료로 사용하기 위하여 콘택홀(contact)의 바닥에 실리사이드막을 형성하고, 점착력을 가진배리어(barrier) 금속막을 증착하는 과정이 필요하다. 상기 배리어 금속막은 일반적으로 질화막으로 형성하는데, 실리사이드와 내화 금속막 사이의 반응 배리어 및 도펀트(dopant) 불순물의 확산 배리어 역할을 한다. 또한, 콘택홀의 바닥에 형성된 실리사이드막은 실리콘 기판 상에 자연 산화막을 제거는 기능을 하여 안정된 저저항을 얻을 수 있다. 이하 종래의 방법에 대하여 상세히 설명한다.In particular, a pure refractory metal film can form a metal film wiring having a lower resistance than a silicide film. However, even after the subsequent heat treatment process, the wiring material should maintain stable structure and low resistance. The pure refractory metal film has poor adhesion to the silicon oxide film and easily reacts with the material of the silicon substrate by heat treatment. Therefore, in order to use a refractory metal film as a wiring material, a process of forming a silicide film at the bottom of a contact hole and depositing a barrier metal film having adhesive force is required. The barrier metal layer is generally formed of a nitride layer, and serves as a reaction barrier between the silicide and the refractory metal layer and a diffusion barrier of dopant impurities. In addition, the silicide film formed at the bottom of the contact hole functions to remove the native oxide film on the silicon substrate, thereby obtaining stable low resistance. Hereinafter, the conventional method will be described in detail.
제1도는 종래의 방법에 의하여 형성된 금속막 배선의 구조를 보여주는 단면도이다.1 is a cross-sectional view showing the structure of a metal film wiring formed by a conventional method.
구체적으로, 종래의 방법에서 콘택홀(5)의 바닥에 실리사이드막(9)을 형성하는 경우 살리사이드(salicide 또는 self-aligned silicide)방법을 사용한다. 살리사이드 공정을 상세하게 설명하면, 층간 절연층(3)상에 상기 콘택홀(5)이 형성된 실리콘 기판(1)의 전면에 제1 내화금속막을 증착하고, 제1 열처리 공정을 약 600℃의 온도에서 실시하여 준안정상의 구조(이하 'C-49 구조'라고 부른다)를 가지는 상기 실리사이드막(9)을 형성한다. 이어서, 습식 식각공정에 의하여 미반응 제1 내화 금속막을 제거한다. 특히 상기 층간 절연층(3) 위에 증착된 상기 제1 내화 금속막은 상기 층간 절연층과 반응이 일어나지 않기 때문에 모두 제거되고, 상기 콘택홀(5)의 바닥에만 상기 실리사이드막(9)이 남게 된다. 이어서, 약 800 ℃의 온도에서 제2 열처리 공정을 실시하면 안정상의 구조(이하 'C-54 구조'라고 부른다)를 가지는 상기 실리사이드막(9)을 형성하는 것이 상기 살리사이드 공정이다.Specifically, in the case of forming the silicide film 9 at the bottom of the contact hole 5 in the conventional method, a salicide (salicide or self-aligned silicide) method is used. The salicide process will be described in detail. A first refractory metal film is deposited on the entire surface of the silicon substrate 1 on which the contact hole 5 is formed on the interlayer insulating layer 3, and the first heat treatment process is performed at about 600 ° C. The silicide film 9 having a metastable structure (hereinafter referred to as "C-49 structure") is formed at a temperature. Subsequently, the unreacted first refractory metal film is removed by a wet etching process. In particular, the first refractory metal layer deposited on the interlayer insulating layer 3 is completely removed because no reaction occurs with the interlayer insulating layer, and the silicide layer 9 remains only at the bottom of the contact hole 5. Subsequently, when the second heat treatment step is performed at a temperature of about 800 ° C., it is the salicide step to form the silicide film 9 having a stable structure (hereinafter referred to as “C-54 structure”).
다음에, 배리어 금속막(12)과 제2 내화 금속막(13)을 상기 실리사이드막(9)이 형성된 상기 층간 절연층(3)의 전면에 차례로 증착하고 사진 식각공정을 사용하여 금속막 배선을 형성하면, 제1도에 보인 금속막 배선 구조를 완성한다.Next, the barrier metal film 12 and the second refractory metal film 13 are sequentially deposited on the entire surface of the interlayer insulating layer 3 on which the silicide film 9 is formed, and the metal film wiring is formed using a photolithography process. When formed, the metal film wiring structure shown in FIG. 1 is completed.
그러나, 상기 금속막 배선에서 저저항 특성을 얻기 위하여 금속막 배선의 저항은 충분히 감소시켰지만 상기 실리사이드막의 표면에 형성된 절연막 제거하지 않았기 때문에, 상기 실리사이드막과 상기 배리어 금속막 사이에 다량의 산소가 존재하는 것이 AES(Auger Electron Spectroscopy)로 분석한 시료에 의해서 제3A도에 나타나 있다. 이로 인하여 안정된 접촉 저항을 얻을 수 없다는 문제점이 있다. 또한, C-54 구조의 상기 실리사이드막을 형성하기 위하여 실시하는 추가 고온 열처리 때문에 고집적 반도체 장치에서 필수적인 얇은 접합의 형성이 어렵다.However, since the resistance of the metal film wiring is sufficiently reduced in order to obtain low resistance characteristics in the metal film wiring, since the insulating film formed on the surface of the silicide film is not removed, a large amount of oxygen exists between the silicide film and the barrier metal film. It is shown in Figure 3A by a sample analyzed by AES (Auger Electron Spectroscopy). As a result, there is a problem that a stable contact resistance cannot be obtained. In addition, the formation of thin junctions, which are essential in highly integrated semiconductor devices, is difficult due to the additional high temperature heat treatments performed to form the silicide films of C-54 structure.
따라서, 본 발명의 목적은 안정되고 낮은 접촉 저항을 가지는 금속막 배선 형성방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method for forming a metal film wiring having a stable and low contact resistance.
상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,
반도체 기판의 층간 절연층 상에 콘택홀을 형성하는 단계;Forming a contact hole on the interlayer insulating layer of the semiconductor substrate;
상기 콘택홀 및 상기 층간 절연층의 전면에 제1 내화 금속막을 증착하는 단계;Depositing a first refractory metal film on an entire surface of the contact hole and the interlayer insulating layer;
상기 제1 내화 금속막을 열처리하여 상기 콘택홀의 바닥에 실리사이드막을 형성하는 단계;Heat-treating the first refractory metal film to form a silicide film on the bottom of the contact hole;
상기 콘택홀 및 상기 층간 절연층 상에 증착되어 있는 미반응 제1 내화 금속막을 제거하는 단계;Removing the unreacted first refractory metal film deposited on the contact hole and the interlayer insulating layer;
상기 실리사이드막의 표면에 형성된 절연막을 제거하는 단계;Removing the insulating film formed on the surface of the silicide film;
상기 콘택홀을 통하여 상기 실리사이드막에 접촉하는 배리어 금속막 및 제2내화 금속막을 상기 층간 절연층 위에 연속으로 증착하는 단계; 및Continuously depositing a barrier metal film and a second refractory metal film on the interlayer insulating layer that contact the silicide film through the contact hole; And
상기 배리어 금속막 및 상기 제2 내화 금속막을 사진 식각공정으로 배리어 금속막 패턴 및 제2 내화 금속막 패턴을 형성하는 단계들을 포함하는 것을 특징으로 하는 금속막 배선 형성방법을 제공한다.And forming a barrier metal layer pattern and a second refractory metal layer pattern by photolithography of the barrier metal layer and the second refractory metal layer.
본 발명의 실시예에 의하면, 상기 제1 내화 금속막의 두께를 100~900 Å 범위로 하며 상기 제1 내화 금속막은 Ti, W, Mo, Co 또는 Ta으로 형성하며, 상기 제2 내화 금속막은 W, TiSi 또는 Al으로 형성하고, 상기 배리어 금속막은 TiN, WN, TiSiN, TaSiN 또는 TaN으로 이루어진다. 또한, 상기 실리사이드막을 형성하는 열처리를 500~700 ℃ 범위의 온도에서 실시하고, 상기 미반응 제1 내화 금속막을 제거하는 단계 후에 700~1000℃ 범위의 온도에서 열처리를 실시할 수 있다. 상기 실리사이드막 표면에 형성된 절연막을 스퍼터 장치에서 식각하고, 상기 배리어 금속막을 연속으로 증착하면 절연막의 형성을 최소화할 수 있다.According to an embodiment of the present invention, the thickness of the first refractory metal film is in the range of 100 to 900 kPa, and the first refractory metal film is formed of Ti, W, Mo, Co or Ta, and the second refractory metal film is W, TiSi or Al, and the barrier metal film is made of TiN, WN, TiSiN, TaSiN or TaN. In addition, the heat treatment for forming the silicide film may be performed at a temperature in the range of 500 to 700 ° C., and the heat treatment may be performed at a temperature in the range of 700 to 1000 ° C. after removing the unreacted first refractory metal film. The insulating film formed on the surface of the silicide film is etched by a sputtering device, and the barrier metal film is continuously deposited to minimize the formation of the insulating film.
본 발명에서, 상기 실리사이드막의 표면에 형성된 절연막을 제거함으로써 상기 금속막 배선의 접촉 저항을 안정화시킬 수 있으며, 상기 실리사이드막을 500~700 ℃ 범위의 낮은 온도에서 형성하는 것만으로도 안정된 접촉 저항을 얻을 수 있어 후속 공정의 저온화에 도움이 된다.In the present invention, the contact resistance of the metal film wiring can be stabilized by removing the insulating film formed on the surface of the silicide film, and stable contact resistance can be obtained only by forming the silicide film at a low temperature in the range of 500 to 700 ° C. This helps to lower the temperature of subsequent processes.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2A도 내지 제2C도는 본 발명에 의한 금속막 배선의 형성방법을 순서대로 보여주는 단면도들이다.2A to 2C are cross-sectional views sequentially showing a method of forming a metal film wiring according to the present invention.
제2A도는 실리콘 기판(1)의 전면에 제1 내화 금속막(7)을 형성하는 단계를나타낸다. 상세하게, 상기 실리콘 기판(1) 위의 층간 절연층(3) 상에 콘택홀(5)을 형성하고, 상기 층간 절연층(3) 및 상기 콘택홀(5)의 전면에 100~900 Å 두께를 가진 제1 내화 금속막(7)을 증착한다. 이때, 상기 제1 내화 금속막(7)은 Ti 막, W 막, Mo 막, Co 막 또는 Ta 막을 사용할 수 있으며, 이러한 내화 금속막들은 실리콘과 반응하여 저저항의 실리사이드막을 형성할 수 있다. 그리고, 상기 콘택홀(5)의 바닥에서 상기 제1 내화 금속막(7)과 상기 실리콘 기판(1)이 접촉하고 있는데, 상기 콘택홀(5)의 종류에 따라서 불순물이 포함된 다결정 실리콘막 등이 접촉할 수도 있다.FIG. 2A shows the step of forming the first refractory metal film 7 on the entire surface of the silicon substrate 1. In detail, a contact hole 5 is formed on the interlayer insulating layer 3 on the silicon substrate 1, and a thickness of 100 to 900 Å is formed on the entire surface of the interlayer insulating layer 3 and the contact hole 5. The first refractory metal film 7 having the vapor deposition is deposited. In this case, the first refractory metal film 7 may use a Ti film, a W film, a Mo film, a Co film, or a Ta film, and the refractory metal films may react with silicon to form a silicide film having a low resistance. In addition, the first refractory metal film 7 and the silicon substrate 1 are in contact with each other at the bottom of the contact hole 5, and a polycrystalline silicon film including impurities according to the type of the contact hole 5 is used. This may be in contact.
제2B도는 상기 콘택홀(5)의 바닥에 실리사이드막(9)을 형성하는 단계를 나타낸다. 구체적으로, 증착된 상기 제1 내화 금속막(7)에 대하여 500~700 ℃ 범위의 낮은 온도에서 열처리를 실시하여, 상기 콘택홀(5)의 바닥에서 상기 실리콘 기판(1)과 접촉하는 상기 제1 내화 금속막(7)이 반응하여 C-49 구조의 실리사이드막(9)을 형성한다. 이때, 상기 층간 절연층(3) 위에 증착된 상기 제1 내화 금속막(7)은 실리사이드를 형성하지 못하고 미반응 제1 내화 금속막으로 남게 된다. 이어서, 상기 미반응 제1 내화 금속막을 습식 식각하여 제거한 후에, 상기 열처리, 상기 습식 식각 또는 대기 중의 산소에 의하여 상기 실리사이드막(9) 위에 절연막(10)이 형성된다. 이때 준안정상의 상기 실리사이드막(9) 만으로도 금속막 배선을 형성할 수 있으며, 상기 민반응 제1 내화 금속막을 제거한 후에 700~100 ℃ 범위의 온도에서 추가 열처리를 실시하여 접촉 저항을 얻을 수 있다.2B illustrates a step of forming a silicide layer 9 at the bottom of the contact hole 5. Specifically, heat treatment is performed on the deposited first refractory metal film 7 at a low temperature in the range of 500 to 700 ° C. to contact the silicon substrate 1 at the bottom of the contact hole 5. 1 The refractory metal film 7 reacts to form a silicide film 9 having a C-49 structure. In this case, the first refractory metal film 7 deposited on the interlayer insulating layer 3 may not form silicide and remain as an unreacted first refractory metal film. Subsequently, after the wet unreacted first refractory metal film is removed by wet etching, an insulating film 10 is formed on the silicide film 9 by the heat treatment, the wet etching, or oxygen in the air. In this case, a metal film wiring may be formed using only the metastable silicide layer 9, and after removing the non-reactive first refractory metal layer, additional heat treatment may be performed at a temperature in the range of 700 to 100 ° C. to obtain a contact resistance.
제2C도는 상기 절연막(10)을 제거하고 배리어 금속막(12) 및 제2 내화 금속막(13)을 증착하는 단계를 나타낸다. 상기 제2B도에 보인 상기 절연막(10)은 상기 콘택홀(5)에서 접촉 저항을 높이고 신뢰성의 문제를 야기하므로, 스퍼터 장치를 이용하여 식각하고, 이어서 상기 배리어 금속막(12) 및 상기 제2 내화 금속막(13)을 계속하여 증착한다. 특히, 상기 절연막(10)을 식각하는 스퍼터 장치에서 상기 배리어 금속막(12)을 연속으로 증착하는 것이 바람직하며, 상기 절연막(10)을 습식 식각하여 제거할 수도 있다. 상기 배리어 금속막(12)은 TiN, WN, TiSiN, TaSiN 또는 TaN으로 이루어진 내화성 금속의 질화막을 사용할 수 있고, 상기 제2 내화 금속막은 W, TiSi 또는 Al으로 형성하다. 다음에 사진 식각공정을 이용하여 상기 배리어 금속막(12) 및 상기 제2 내화 금속막(13)을 정해진 패턴으로 형성하면 금속막 배선이 완성된다.FIG. 2C shows a step of removing the insulating film 10 and depositing the barrier metal film 12 and the second refractory metal film 13. Since the insulating film 10 shown in FIG. 2B increases the contact resistance in the contact hole 5 and causes a problem of reliability, the insulating film 10 is etched using a sputtering device, and then the barrier metal film 12 and the second film are etched. The refractory metal film 13 is continuously deposited. In particular, the barrier metal layer 12 may be continuously deposited in a sputtering apparatus for etching the insulating layer 10, and the insulating layer 10 may be removed by wet etching. The barrier metal film 12 may use a nitride film of refractory metal made of TiN, WN, TiSiN, TaSiN, or TaN, and the second refractory metal film is formed of W, TiSi, or Al. Next, when the barrier metal film 12 and the second refractory metal film 13 are formed in a predetermined pattern by using a photolithography process, the metal film wiring is completed.
제3A도 및 제3B도는 각각 종래의 방법 및 본 발명의 방법에 의하여 형성된 금속막 배선을 AES로 분석한 비교 그래프들이다.3A and 3B are comparative graphs analyzed by AES of metal film wirings formed by the conventional method and the method of the present invention, respectively.
상세하게, Ti 막을 상기 내화 금속막으로 사용하고, 종래의 방법은 상기 실리사이드막(9)의 표면을 처리하지 않았고 본 발명의 방법에서는 상기 실리사이드막(9)의 표면에 존재하는 상기 절연막(10)을 스퍼터 장치로 식각하여서, 상기 배리어 금속막(12)을 증착하는 단계까지 진행한 시료들을 AES로 분석하여 각각의 경우에 대하여 스퍼터 시간(분)에 따른 상대적 원자 농도(%)의 변화를 원자의 종류별로 분석한 그래프이다. 상기 제3A도 및 제3B도를 비교하면, 종래의 방법에 의해서 실시한 경우에 비하여 본 발명의 방법에 의하여 실시한 경우 상기 실리사이드막(9)으로 사용한 TiSi2막과 상기 배리어 금속막(12)으로 사용한 TiN 막 사이의 계면에서 산소의 함량이 상대적으로 감소된 것을 알 수 있다.Specifically, a Ti film is used as the refractory metal film, and the conventional method has not treated the surface of the silicide film 9 and in the method of the present invention, the insulating film 10 present on the surface of the silicide film 9 Etched with a sputtering device, and analyzed the samples which proceeded to the deposition of the barrier metal film 12 by AES to determine the change of relative atomic concentration (%) according to the sputtering time (minute) for each case. A graph analyzed by type. Comparing FIGS. 3A and 3B, the TiSi 2 film used as the silicide film 9 and the barrier metal film 12 used as the silicide film 9 were compared with the conventional method. It can be seen that the oxygen content is relatively reduced at the interface between the TiN films.
제4도는 본 발명의 방법에 의하여 형성된 금속막 배선의 접촉 저항을 나타내는 그래프이다.4 is a graph showing the contact resistance of the metal film wiring formed by the method of the present invention.
구체적으로, 본 발명의 실시 조건에 따른 각 콘택홀에 대한 접촉저항(Ω/콘택)의 분포(%)를 나타내는 그래프이다. 상기 실시 조건은 상기 제1 내화 금속막(7)은 Ti 막의 두께를 300 Å 및 600 Å으로 증착한 경우와 이를 C-49 구조 및 C-54 구조의 실리사이드막으로 형성하는 경우에 대하여 콘택당 접촉 저항의 분포를 비교하였다. 결론적으로, C-49 구조에 비하여 C-54 구조의 경우가 접촉 저항이 조금 감소하고, 상기 Ti 막의 두께를 300 Å로 증착한 경우에 비하여 600 Å으로 증착한 경우에 접촉 저항이 조금 감소하였지만 그 차이가 크지 않다는 것을 알 수 있었다. 따라서, C-49 구조의 실리사이드막을 형성하는 저온 열처리 방법도 충분히 사용할 수 있다.Specifically, it is a graph showing the distribution (%) of contact resistance (Ω / contact) for each contact hole according to the implementation conditions of the present invention. According to the above embodiment, the first refractory metal film 7 is contact-contacted for the case where the Ti film is deposited with the thickness of 300 kPa and 600 kPa and the silicide film having the C-49 structure and the C-54 structure is formed. The distribution of resistances was compared. In conclusion, the contact resistance of the C-54 structure was slightly decreased compared to the C-49 structure, and the contact resistance was slightly decreased when the Ti film was deposited at 600 kW compared with the 300-kV thickness. It can be seen that the difference is not large. Therefore, the low temperature heat treatment method for forming the silicide film having the C-49 structure can also be sufficiently used.
본 발명에 의하면, 상기 실리사이드막의 표면에 형성된 절연막을 식각하여 제거함으로써 상기 금속막 배선의 접촉 저항을 안정화시킬 수 있으며, 상기 실리사이드막을 500~700 ℃ 범위의 낮은 온도에서 열처리하는 것만으로도 안정된 접촉 저항을 얻을 수 있어 후속 공정의 저온화에 도움이 된다.According to the present invention, it is possible to stabilize the contact resistance of the metal film wiring by etching and removing the insulating film formed on the surface of the silicide film, and stable contact resistance even by heat treatment of the silicide film at a low temperature in the range of 500 to 700 ° C. This can help to lower the temperature of subsequent processes.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
제1도는 종래의 방법에 의하여 형성된 금속막 배선의 구조를 보여주는 단면도이다.1 is a cross-sectional view showing the structure of a metal film wiring formed by a conventional method.
재2A도 내지 제2C도는 본 발명에 의한 금속막 배선의 형성방법을 순서대로 보여주는 단면도들이다.2A to 2C are cross-sectional views sequentially showing a method of forming a metal film wiring according to the present invention.
제3A도 및 제3B도는 각각 종래의 방법 및 본 발명의 방법에 의하여 형성된 금속막 배선을 AES(Auger Electron Spectroscopy)로 분석한 비교 그래프들이다.3A and 3B are comparative graphs of AES (Auger Electron Spectroscopy) analysis of metal film wirings formed by the conventional method and the method of the present invention, respectively.
제4도는 본 발명의 방법에 의하여 형성된 금속막 배선의 접촉 저항을 나타내는 그래프이다.4 is a graph showing the contact resistance of the metal film wiring formed by the method of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1 : 실리콘 기판 3 : 층간 절연층1: silicon substrate 3: interlayer insulating layer
5 : 콘택홀 7 : 제1 내화 금속막5: contact hole 7: first refractory metal film
9 : 실리사이드막 10 : 절연막9 silicide film 10 insulating film
12 : 배리어(barrier) 금속막 13 : 제2 내화 금속막12 barrier metal film 13 second refractory metal film
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