KR100331296B1 - 에피택셜 핀치 저항기 및 그 형성 방법 - Google Patents
에피택셜 핀치 저항기 및 그 형성 방법 Download PDFInfo
- Publication number
- KR100331296B1 KR100331296B1 KR1019960048120A KR19960048120A KR100331296B1 KR 100331296 B1 KR100331296 B1 KR 100331296B1 KR 1019960048120 A KR1019960048120 A KR 1019960048120A KR 19960048120 A KR19960048120 A KR 19960048120A KR 100331296 B1 KR100331296 B1 KR 100331296B1
- Authority
- KR
- South Korea
- Prior art keywords
- epitaxial layer
- isolation region
- isolation
- epitaxial
- conductivity type
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000002955 isolation Methods 0.000 claims abstract description 110
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000002019 doping agent Substances 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66166—Resistors with PN junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/136—Resistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
에피택셜 핀치 저항기는 제 2 의 전도성 형태의 에피택셜층이 성장된 표면을 갖는 제 1 전도성 형태의 반도체 기판을 포함한다. 제 1 의 전도성 형태의 상향 격리영역은 반도체 기판의 표면에서 에피택셜층으로 위로 확산된다. 제 1 전도성 형태의 제 1 하향 격리영역은 에피택셜 층으로 아래로 확산되어서 상향의 격리 영역과 겹치게된다. 제 1 하향 격리 영역과 상향 격리 영역은 전류를 도통하기 위하여 사용되는 에피택셜층의 일부분을 격리한다. 제 1 전도성 형태의 제 2 하향 격리영역은 에피택셜층의 제 1 및 제 2 접촉 표면 영역 사이의 에피택셜층과 전류를 도통하기 위하여 사용되는 에피택셜층으로 하향으로 확산된다. 제 2 하향 격리영역은 제 1 하향 격리영역과 거의 같은 깊이로 확산되어서 에피택셜층의 전도성 단면적을 감소한다. 제 2 전도성 형태의 제 1 및 제 2 의 저항성 접촉은 에피택셜층의 제 1 및 제 2 접촉 표면 영역으로 확산된다. 본 발명은 또한 에피택셜 핀치 저항기를 형성하는 방법을 제공한다.
Description
본 발명은 에피택셜 핀치 저항기 (epitaxial pinched resistor) 에 관한 것으로, 특히, 종래의 에피택셜 핀치 저항기보다 도전성 단면적이 작은 에피택셜 핀치 저항기에 관한 것이다.
에피택셜 핀치 저항기 ("epi FET" 또는 "벌크(bulk) 핀치 저항기" 로도 알려져 있음) 는 바이폴라 (bipolar), 선형 집적 회로에 종종 사용되는 고가의 저항기이다. "Bipolar and MOS Analog Integrated Circuit Design" 의 제목으로 Alan B. Grebene 가 저술한 텍스트북 (textbook) 의 147∼150 페이지에, 에피택셜 저항기의 구조 및 작동에 대한 설명이 상세히 개시되어 있다.
도 1a 및 도 1b 를 참조하면, 에피택셜 핀치 저항기 (10) 는 p형 기판 (28) 상부의 p형 아이솔레이션 확산벽 (14) 과 경계를 이루는 n형 에피택셜층 (12) 을 포함한다. 일반적으로, 에피택셜층 (12) 은 디바이스에 인가되는 25∼40 volts 의 고전압을 다루기 위해, 상대적으로 두껍게, 예를 들어 15 마이크로미터 정도로 형성된다. NPN 트랜지스터의 에미터 (emitter) 에 요구되는 n+형 영역 (16 및 18) 을 갖는 에피택셜층 (12) 의 각 단부에 오믹 콘택 (ohmic contact) 이 형성된다. NPN 트랜지스터의 베이스 (base) 에 사용되는 p형 베이스 확산 영역 (20) 은 n+형 영역 (16 및 18) 이 놓여 있는 단부 영역을 제외한 에피택셜층 (12) 을 도포한다. p형 베이스 확산 영역 (20) 은 예를 들면, 2 마이크로미터 정도로 상대적으로 얇다. SiO2층 (26) 은 n형 에피택셜층 (12), p형 아이솔레이션벽 (14), 및 p형 베이스 확산 영역 (20) 을 도포한다. 마지막으로, 금속 콘택 (22 및 24) 을 n+형 영역 (16 및 18) 에 접속시킨다.
도 1c 를 참조하면, 동작 중에, n형 에피택셜층 (12) 의 폭은, 공핍 영역 (depletion region) 이 p형 아이솔레이션 확산벽 (14) 으로부터 에피택셜층 (12) 으로 측방 확장될 때, 감소된다. 이로 인해, 에피택셜층 (12) 의 도전성 단면적 또는 유효 단면적을 축소시킨다. 또한, p형 베이스 확산 영역 (20) 은 도전성 단면적을 더 축소시키며 표면 효과 (surface effect) 를 제거한다. 에피택셜층 (12) 의 도전성 단면적을 축소함으로써, 반도체 영역의 시이트 레지스턴스 (sheet resistance) 가 증가되고, 이로 인해, 높은 수치의 저항기가 형성된다.
에피택셜층 (12) 은 p형 아이솔레이션 확산벽 (14), p형 베이스 확산 영역 (20), 및 p형 기판 (28) 에 의해, 전체 면이 둘러싸여 있기 때문에, 에피택셜층 (12) 의 도전성 단면적이 상당히 축소되므로, 이 디바이스는 사실상 핀치 오프 (pinch off) 된다. 핀치 오프 전압의 레벨 근방에서, 이 디바이스는 저항으로부터 전류원 (current source) 으로 점차 변화된다. 전류원으로 사용될 때, 에피택셜 핀치 저항기 (10) 에 약간의 스타트-업 (start-up) 전류를 제공하는 것이 유용하다는 것을 발견하였다.
상술한 바와 같이, 일반적으로, 에피택셜층 (12) 은 예를 들면, 15 마이크로미터로 상대적으로 두껍게 형성한다. 이 두께로 인해, 공핍 영역이 확장될 공간이 제공된다. 그러나, 이 두께에 의해 p형 아이솔레이션 확산벽 (14) 이 또한 동일하게 두꺼워지거나 깊어진다. p형 아이솔레이션 확산벽 (14) 의 형성 중에, 아이솔레이션 확산은 수직 확산시에 측방으로 확장되는 경향이 있다. 이로 인해, p형 아이솔레이션 확산 벽 (14) 의 칩 표면 근방에서 매우 넓어지므로, 칩의 표면 영역을 많이 소모하게 된다. 에피택셜 핀치 저항기 (10) 에 의해 소모되는 칩의 총 표면 영역을 축소시킬 수 있다면 바람직할 것이다.
"Integrated Circuit Device and Method Utilizing Ion Implanted and Up Diffusion for Isolated Region" 이란 제목으로 James L. Dunkley 에 허여된 미국 특허 번호 제 3,901,735 호 ("Dunkley") 에, 2 개의 부분을 갖는 아이솔레이션 영역이 개시되어 있다. Dunkley 의 내용은 여기 참조로 본 발명에 완전히 합체되어 있다. Dunkly 에서는, 에피택셜층이 성장하기 전에 하나의 영역을 기판에 주입하고, 이는 후속 가열 주기 (heat cycle) 동안 상방으로 확산되며, 이를 "업-아이솔레이션 (up-isolation)" 이라 지칭한다. 또 다른 영역은 위로부터 아래로 확산되며, 이를 "다운-아이솔레이션 (down-isolation)" 이라 지칭한다. 이 2 개의 영역이 만나서 에피택셜층을 둘러싼다. 2 개의 영역 각각은 에피택셜층의 전체 두께 이하의 수직 거리를 이동하면 되므로, 아이솔레이션 영역이 에피택셜층의 전체 두께를 이동해야 하는 계획에 비해 아이솔레이션 재료의 측방 확산이 실질적으로 감소된다. 이로 인해, 도 1b 에 나타낸 칩의 표면 영역을 덜 필요로 하는 아이솔레이션 영역이 형성된다.
도 2a 및 도 2b 는 Dunkley 에서 설명한 업-다운 아이솔레이션 공정을 사용하여 형성된 에피택셜 핀치 저항기 (30) 를 나타낸 것이다. 에피택셜층 (36) 이 성장하기 전에, 제 1 p형 도펀트 (dopant) 를 기판 (34) 으로 주입한다. 에피택셜층 (36) 이 성장한 후, 제 2 p형 아이솔레이션 확산 영역 (38) 을 에피택셜층 (36) 으로 확산시킨다. 1 회의 가열 주기 동안, 제 1 p형 도펀트는 상방으로 확산되어 아이솔레이션 확산 영역 (32) 을 형성하고, 제 2 p형 아이솔레이션 확산 영역 (38) 은 하방으로 확산된다. 이 아이솔레이션 영역 (32 및 38) 은 중첩되어, 전류를 도통하는데 사용되는 에피택셜층 (36) 의 일부를 절연시킨다.
도 2a 에 나타낸 아이솔레이션 영역 (32 및 38) 은 도 1b 에 나타낸 아이솔레이션영역 (14) 보다 칩의 영역을 덜 소모하고 있으나, 그럼에도 불구하고 총 소모된 칩의 표면 영역을 좀 더 축소시키는 것이 바람직할 것이다. 약간의 스타트-업 전류를 제공하는 에피택셜 핀치 저항기를 사용할 필요가 있으며, 또, 일반적으로 실리콘 영역을 보존하는 것이 유리하므로, 최소한의 실리콘 면적, 즉 상술한 저항기 (10 및 30) 에 의해 사용된 것보다 적은 표면 영역을 갖고, 매우 소량의 전류 (1 마이크로암페어 정도) 를 제공할 수 있는 에피택셜 핀치 저항기가 요구된다.
도 1a, 도 1b 및 도 1c 는 각각 종래 기술의 에피택셜 핀치 저항기를 나타낸 평면도, 단면도 및 단면도.
도 2a 및 도 2b 는 또 다른 종래 기술의 에피택셜 핀치 저항기를 나타낸 단면도.
도 3a 및 도 3b 는 도 1a 내지 도 1c, 도 2a 및 도 2b 에 나타낸 저항기의 단점을 해결한 에피택셜 핀치 저항기를 나타낸 단면도.
도 4a 및 도 4b 는 본 발명에 따른 에피택셜 핀치 저항기를 나타낸 단면도.
※도면의 주요 부분에 대한 부호의 설명
50 : 에피택셜 핀치 저항기51 : p형 도펀트
52 : 업-아이솔레이션 영역56 : n형 에피택셜층
58 : 다운-아이솔레이션 영역54 : 기판
64 : p형 베이스 확산 영역66 : SiO2층
60, 62 : n형 영역
본 발명은 에피택셜 핀치 저항기를 제공한다. 제 1 도전형 반도체 기판은 제 2 도전형 에피택셜층이 성장된 표면을 갖는다. 제 1 도전형 업-아이솔레이션 영역은 반도체 기판의 표면으로부터 에피택셜층으로 상방 확산된다. 제 1도전형의 제 1 다운-아이솔레이션 영역은 에피택셜층으로 하방 확산되고 업-아이솔레이션 영역과 중첩된다. 제 1 다운-아이솔레이션 영역 및 업-아이솔레이션 영역은 전류를 도통하는데 사용되는 에피택셜층의 일부를 절연시킨다. 제 1 도전형의 제 2 다운-아이솔레이션 영역은 에피택셜층의 제 1 및 제 2 콘택 표면 영역 사이의 에피택셜층과 전류를 도통하는데 사용되는 에피택셜층의 부분으로, 하방 확산된다. 제 2 다운-아이솔레이션 영역은 제 1 다운-아이솔레이션 영역과 거의 동일한 깊이로 확산되어, 에피택셜층의 도전성 단면적을 축소시킨다. 제 2 도전형의 제 1 및 제 2 오믹 콘택은 에피택셜층의 제 1 및 제 2 콘택 표면 영역으로 확산된다.
또, 본 발명은 에피택셜 핀치 저항기의 형성 방법을 제공한다. 이 방법은, 에피택셜 핀치 저항기의 형성에 사용된 반도체 기판의 제 1 표면 영역을 절연시키는 패턴으로, 제 1 도전형 반도체 기판 표면에 제 1 도전형의 제 1 도펀트를 주입하는 단계; 주입된 제 1 도펀트와 반도체 기판의 제 1 표면 영역 상부에, 제 2 도전형 에피택셜층을 성장시키는 단계; 가열 주기 동안 제 1 도전형의 제 2 도펀트를 에피택셜층으로 하방 확산하여, 실질적으로 동일한 깊이의 제 1 및 제 2 다운-아이솔레이션 영역을 형성하는 단계로서, 상기 가열 주기는 제 1 다운-아이솔레이션 영역과 중첩하는 업-아이솔레이션 영역을 형성하도록, 제 1 도펀트가 에피택셜층으로 상방 확산되게 하고, 상기 제 2 다운-아이솔레이션 영역은 에피택셜층의 제 1 및 제 2 콘택 표면 영역 사이에 확장되어 반도체 기판의 제 1 표면 영역 상부에 있는 에피택셜층의 도전성 단면적을 축소시키는, 이상의 제 1 및 제 2 다운-아이솔레이션 영역을 형성하는 단계; 및 제 2 도전형의 제 3 도펀트를 에피택셜층의 제 1 및 제 2 콘택 표면 영역으로 확산시켜, 에피택셜층에 제 1 및 제 2 오믹 콘택을 형성하는 단계를 포함한다.
이하, 본 발명의 상세한 설명과 본 발명의 원리가 사용된 예시적인 실시예를 나타낸 첨부 도면을 참조하여, 본 발명의 특징 및 장점을 더 상세히 이해하기로 한다.
상술한 바와 같이, 최소한의 실리콘 영역을 갖고, 매우 소량의 전류를 제공할 수 있는 에피택셜 핀치 저항기에 대한 필요성이 있다. 디바이스의 총 길이를 감소시킬 경우, 도 2a 에 나타낸 에피택셜 핀치 저항기 (30) 에 필요한 실리콘 영역은 더 축소될 것이다. 즉, 오믹 콘택의 n+ 영역 (33 및 35) 간 거리를 감소시키는 일, 환언하여, 에피택셜층 (36) 의 길이를 감소시키는 일은 저항기 (30) 에 필요한 실리콘 영역을 축소시킨다. 그러나, 다른 변화 없이 단순하게 에피택셜 핀치 저항기 (30) 의 총 길이를 감소시키는 일은 디바이스의 성능을 저하시키고, 디바이스가 기능하지 못하도록 할 수도 있다. 이는, 디바이스에 인가되는 고전압을 다루기 위해서, 에피택셜층 (36) 은 동일한 두께, 즉 15 마이크로미터 정도를 유지해야 하기 때문이다. 에피택셜층 (36) 의 두께는 동일하나, 그 길이가 감소되었으므로, p형 아이솔레이션 영역 (32, 38) 및 p형 베이스 확산 영역 (37) 으로부터 확장되는 공핍 영역은 디바이스를 핀치 오프시킬 정도로 충분히 확장될 수 없게 된다. 즉, 디바이스 길이의 감소에 의해, 에피택셜층 (36) 의 도전성 단면적이 증가된다. 에피택셜층 (36) 의 도전성 단면적의 증가는 디바이스가 전류원이 되는 것을 방지한다.
본 발명에 따르면, 실리콘 영역을 유지하기 위해서, 에피택셜 핀치 저항기의 총 길이를 감소시키고, 동시에, 디바이스가 적절하게 기능하도록 디바이스의 도전성 단면적을 또한 축소시킨다. 디바이스의 도전성 단면적을 축소시킴으로써, 아이솔레이션 영역으로부터 확장되는 공핍 영역에는, 디바이스를 핀치 오프하기 전에 확산될 거리가 거의 없다. 이로 인해, 더 짧아진 디바이스가 핀치 오프되며, 디바이스를 저항기로부터 전류원으로 변화시킨다.
도 2b 에 나타낸 에피택셜층 (36) 의 도전성 단면적을 축소시키는 한 가지 방법은 p형 베이스 확산 영역 (37) 의 두께를 증가시키는 것이다. p형 베이스 확산 영역 (37) 의 두께를 증가시키는 것은 그로부터 확장되는 공핍 영역이 디바이스를 핀치 오프하기 위해 이동하는 거리가 짧다는 것을 의미할 것이다. 그러나, p형 베이스 확산 영역 (37) 의 두께를 증가시키는 것은 한 가지 이상의 중요한 문제를 발생시킨다. 특히, p형 베이스 확산 영역 (37) 은 p형 아이솔레이션 영역 (32 및 38) 을 확산시키는데 사용되는 가열 주기와 다른 별개의 가열 주기 중에 디바이스로 확산된다. p형 베이스 확산 영역 (37) 의 두께를 증가시키기 위하여, 영역 (37) 을 확산하는데 사용되는 가열 시간은 영역 (37) 이 더 깊게 확산되도록 증가되어야 한다. 가열 주기의 길이를 증가시키는데 따르는 문제점은 이 가열 주기 동안 p형 아이솔레이션 영역 (32, 38) 도 더 깊고 더 넓게 확산된다는 것이다. 이는 p형 아이솔레이션 영역 (32, 38) 에 의해서 소모되는 표면 영역을 증가시킬 것이며, 디바이스의 총 길이를 감소시킴으로써 절약된 표면 영역을상당히 상쇄시킬 것이다. 그러므로, 다른 변형 없이, 단순하게 p형 베이스 확산 영역 (37) 의 두께를 증가시키는 일은 에피택셜층 (36) 의 도전성 단면적을 축소시키는 실용적인 방법이 아니다.
도 3a 및 도 3b 를 참조하면, 상술한 종래의 에피택셜 핀치 저항기 (10 및 30) 의 단점을 해결한 에피택셜 핀치 저항기가 도시되어 있다. 이 저항기 (50) 의 총 길이는 저항기 (30) 의 총 길이보다 짧다. 또한, 에피택셜층 (56) 의 도전성 단면적은 저항기 (30) 에서의 에피택셜층 (36) 의 도전성 단면적보다 축소되었다. 일반적으로, Dunkley 에서 설명된 바와 동일한 "업-다운" 아이솔레이션 공정이 에피택셜층 (56) 의 도전성 단면적을 축소하는데 사용됨으로써, 더 작은 실리콘 면적으로 낮은 전류를 얻게 된다.
에피택셜층 (56) 이 형성되기 전에, 기판 (54) 으로 p형 도펀트 (51) 을 주입하여 에피택셜 핀치 저항기 (50) 를 형성한다. p형 도펀트 (51) 는 저항기 (50) 용 아이솔레이션 영역에만 산포되는 것이 아니라 저항기 (50) 용으로 사용되는 기판 (54) 일부의 전체 영역에 산포된다. 에피택셜층 (56) 이 성장된 후, p형 아이솔레이션 확산 영역 (58) 은 저항기 (50) 의 아이솔레이션 확산 영역, 또는 다시 말하면, 도 2a 에 나타낸 아이솔레이션 영역 (38) 과 동일 영역의 에피택셜층 (56) 으로 하방 확산된다. 오믹 콘택은 에피택셜층 (56) 의 제 1 및 제 2 콘택 표면 영역 (61 및 63) 으로 각기 확산된 n+형 영역 (60 및 62) 을 갖는 에피택셜층 (56) 의 각 단부에 형성된다. p형 베이스 확산 영역 (64) 은 n+형 영역(60 및 62) 이 위치하는 단부를 제외한 에피택셜층 (56) 을 도포한다. SiO2층 (66) 은 n형 에피택셜층 (56), p형 아이솔레이션영역 (58) 및 p형 베이스 확산 영역 (64) 을 도포한다.
확산 가열 주기 동안에, p형 도펀트 (51) 는 상방으로 확산되어 업-아이솔레이션 영역을 형성하고, 다운-아이솔레이션 영역 (58) 은 2 개의 영역 (51 및 58) 이 중첩할 때까지 하방 확산된다. 업 및 다운-아이솔레이션 영역 (52 및 58) 은 각각 에피택셜층 (56) 총 두께의 1/2 정도로 조금 확산한다. 다운-아이솔레이션 영역 (58) 은 에피택셜층 (56) 을 절연시키기 위하여 업-아이솔레이션 영역 (52) 주변에 배치된다. 저항기 (50) 의 전체 면적에 대해, 업-아이솔레이션 영역 (52) 을 확산시켜, 도 3b 에 잘 나타낸 바와 같이, 남는 에피택셜층 (56) 의 단면적을 1/2 이하로 축소시킨다. 따라서, 이 디바이스는 이제 다운-아이솔레이션 영역 (58) 으로부터 측방으로 확장되는 공핍 영역뿐만 아니라 2 개의 수직 공핍 영역 즉, 하나는 업-아이솔레이션 영역 (52) 으로부터 상방으로 확장된 것이고, 또 하나는 p형 베이스 확산 영역 (64) 으로부터 하방으로 확산된 것에 의해서 핀치 오프된다.
에피택셜층 (56) 의 도전성 단면적이 축소되므로, 동일한 레벨의 전류에 대하여, 에피택셜 핀치 저항기 (50) 의 총 길이는 도 1a 내지 도 1c 에 나타낸 종래 설계 길이의 1/2 이하로 감소될 수 있다. 이에 의해, 칩 상의 실리콘 면적의 상당 부분이 보존된다. 또, 다운-아이솔레이션 영역 (58) 을 직사각형 형상으로 설치하여, 에피택셜층 (56) 의 절연 부분의 표면이 도 1a 에 나타낸 바와 같이, 직사각형으로 될 수도 있다.
업 및 다운 p형 아이솔레이션 확산 영역 (52 및 58) 은 동일한 가열 주기 중에 상방 및 하방으로 확산되며, p형 베이스 확산 영역 (64) 은 별개의 가열 주기 중에 하방으로 확산된다. p형 베이스 확산 영역 (64) 은 약 2 마이크로미터 정도로 상대적으로 얇기 때문에, 그 확산에 사용되는 가열 주기가 상대적으로 짧으며, 업 및 다운-아이솔레이션 영역 (52 및 58) 에 큰 영향을 미치지 않는다. 따라서, p형 베이스 확산 영역 (64) 을 확산하기 위하여 사용되는 가열 주기의 시간을 증가시키지 않고 에피택셜층 (56) 의 도전성 단면적을 상당히 축소시킬 수 있게 된다. 이는 업-아이솔레이션 영역 (52) 이 저항기 (50) 의 전체 면적에 대해 확산되기 때문에 가능하며, 이 업-아이솔레이션 영역 (52) 은 다운-아이솔레이션 영역 (58)이 확산되는 가열 주기와 동일한 가열 주기 중에 확산되므로, 실리콘 면적을 소모하는 측방 확산을 최소화하게 된다.
도 4a 및 도 4b 를 참조하면, 본 발명에 따른 에피택셜 핀치 저항기 (70) 가 도시되어 있다. 저항기 (50) 와 동일하게, 이 저항기 (70) 의 총 길이는 저항기 (30) 의 총 길이보다 짧으며, 에피택셜층 (72) 의 도전성 단면적은 저항기 (30) 에서의 에피택셜층 (36) 의 도전성 단면적 이상으로 축소된다. 또, Dunkley 에서 설명한 바와 동일하게, "업-다운" 아이솔레이션 공정을 사용하여, 에피택셜층 (72) 의 도전성 단면적을 축소시켜, 더 적은 실리콘 면적으로 낮은 전류를 얻는다.
에피택셜층 (72) 이 성장되기 전에, p형 도펀트 (73) 을 p형 기판 (76) 으로 주입함으로써, 에피택셜 핀치 저항기 (70) 를 형성한다. 또, p형 도펀트 (73) 는 공지된 이온 주입법으로 주입할 수도 있다. 저항기 (70) 의 아이솔레이션 영역 또는, 즉, 도 2a 에 나타낸 아이솔레이션 영역 (32) 과 동일 영역에 p형 도펀트 (73) 를 주입한다. p형 도펀트 (73) 는 에피택셜 핀치 저항기 (70) 의 형성에 사용되는 기판 (76) 의 영역을 절연시키는 패턴으로 주입된다. 따라서, 이렇게 형성된 에피택셜층 (72) 의 표면이 도 1a 에 나타낸 바와 같이 직사각형이 되도록, p형 도펀트 (73) 의 패턴을 직사각형 형상으로 배열할 수도 있다.
에피택셜층 (72) 이 성장된 후, p형 아이솔레이션 확산 영역 (78 및 79) 은 에피택셜층 (72) 으로 하방 확산된다. 아이솔레이션 영역 (78 및 79) 은 동일한 깊이를 갖으며 실제로는 단일 확산이지만, 제 1 다운-아이솔레이션 영역 (78) 과 제 2 다운-아이솔레이션 영역 (79) 으로 지시함으로써, 이 아이솔레이션 영역 (78 및 79) 을 좀 더 쉽게 설명하기로 한다.
제 1 및 제 2 다운-아이솔레이션 영역 (78 및 79) 은 에피택셜층 (72) 의 대부분의 표면 영역으로부터 하방 확산된다. 특히, 제 1 및 제 2 다운-아이솔레이션 영역 (78 및 79) 은 제 1 및 제 2 콘택 표면 영역 (81 및 83) 을 제외한 에피택셜층 (72) 의 전체 표면 영역으로부터 하방 확산된다. 도 4a 에 나타낸 바와 같이, 제 1 및 제 2 콘택 표면 영역 (81 및 83) 은 n+형 영역 (80 및 82) 을 각각 갖는 에피택셜층 (72) 의 각 단부에 형성된 오믹 콘택을 위한 것이다. SiO2층(84) 은 n형 에피택셜층 (72) 과 제 1 및 제 2 다운-아이솔레이션 영역 (78 및 79) 을 도포한다.
확산 가열 주기 중에, 제 1 p형 도펀트 (73) 는 상방으로 확산되어 업-아이솔레이션 확산 영역 (74) 을 형성하고, 제 1 및 제 2 다운-아이솔레이션 영역 (78 및 79) 은 하방으로 확산된다. 업-아이솔레이션 영역 (74) 과 제 1 및 제 2 다운-아이솔레이션 영역 (78 및 79) 은 에피택셜층 (72) 깊이의 1/2 이상 확산되므로, 업-아이솔레이션 영역 (74) 은 제 1 다운-아이솔레이션 영역 (78) 과 중첩하게 된다. 업-아이솔레이션 영역 (74) 과 제 1 다운-아이솔레이션 영역 (78) 은 전류를 도통하는 즉, n+형 영역 (80) 으로부터 n+형 영역 (82) 으로 전류를 도통하는 에피택셜층 (72) 의 일부를 절연시킨다. 제 2 다운-아이솔레이션 영역 (79) 은 에피택셜층 (72) 내에 중심을 두고, 에피택셜층 (72) 에 의해 제 1 및 제 2 콘택 표면 영역 (81 및 83) 사이에서 하방으로 확산되어 에피택셜층 (72) 의 도전성 단면적을 축소시키는 것이 바람직하다. 이로 인해, 도 4b 에 잘 나타낸 바와 같이, 에피택셜층 (72) 의 남아 있는 단면적이 1/2 이하로 축소된다. 저항기 (50) 와 동일하게, 이제, 에피택셜층 (72) 은 업-아이솔레이션 영역 (74) 으로부터 측방으로 확장되는 공핍 영역뿐만아니라 제 2 다운-아이솔레이션 영역 (79) 으로부터 하방으로 확장되는 수직 공핍 영역에 의해서도 핀치 오프된다.
에피택셜층 (7) 의 도전성 단면적이 축소되므로, 동일한 레벨의 전류에 대하여, 에피택셜 핀치 저항기 (70) 의 총 길이는 도 1a 내지 도 1c 에 나타낸 종래 설계 길이의 1/2 이하로 짧아진다. 저항기 (50) 에서와 동일하게, 저항기(70) 의 총 길이를 감소함으로써, 칩 상에 있는 실리콘 면적의 상당 부분이 보존된다.
또, 저항기 (50) 와 동일하게, 제 1 및 제 2 다운-아이솔레이션 영역 (78 및 79) 과 업-아이솔레이션 영역 (74) 은 모두, 동일한 가열 주기 중에, 하방 및 상방으로 각기 확산된다. 또, 제 2 다운-아이솔레이션 영역 (79) 이 도 3a 에 나타낸 얇은 p형 베이스 확산 영역 (64) 을 대신한다. 따라서, 1 회의 가열 주기만이 요구되며, 이로 인해, 과도한 측방 확산이 감소하게 된다.
따라서, 중심부 상에 제 2 다운-아이솔레이션 영역 (79) 을 배치함으로써, 에피택셜층 (72) 의 도전성 단면적을 축소시킬 수 있게 된다. 이로 인해, 에피택셜층 (72) 의 저부가 저항기 본체를 형성하게 된다.
여기에서 설명한 본 발명의 실시예에 대한 다양한 대안들이 본 발명을 실현하는데 사용될 수도 있음을 이해하여야 한다. 다음의 청구 범위에 의해, 본 발명의 범주가 정의되고, 이 청구 범위 및 그 균등물의 범주에 들어오는 구조체 및 방법은 이 청구 범위에 포함되도록 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 실리콘 영역을 유지하고 디바이스가 적절하게 기능하도록, 에피택셜 핀치 저항기의 총 길이 및 디바이스의 도전성 단면적을 축소시킬 수 있는 에피택셜 핀치 저항기 및 그 형성 방법이 제공된다.
Claims (8)
- 한 표면을 갖는 제 1 도전형 반도체 기판,상기 반도체 기판의 표면 상에 성장되는 제 2 도전형 에피택셜층,상기 반도체 기판의 표면으로부터 상기 에피택셜층으로 상방 확산되는 제 1 도전형 업-아이솔레이션 영역,에피택셜층으로 하방 확산되고 업-아이솔레이션 영역과 중첩되는 제 1 도전형의 제 1 다운-아이솔레이션 영역,상기 에피택셜층의 제 1 및 제 2 콘택 표면 영역 사이의 상기 에피택셜층 및 전류를 도통하는데 사용되는 상기 에피택셜층의 일부로 하방 확산되는 제 1 도전형의 제 2 다운-아이솔레이션 영역, 및상기 에피택셜층의 제 1 및 제 2 콘택 표면 영역으로 확산되는 제 2 도전형의 제 1 및 제 2 오믹 콘택을 구비하되,상기 제 1 다운-아이솔레이션 영역과 상기 업-아이솔레이션 영역은 전류를 도통하는데 사용되는 상기 에피택셜층의 일부를 절연시키고,상기 제 2 다운-아이솔레이션 영역은 상기 에피택셜층의 도전성 단면적을 축소시키기 위해 상기 제 1 다운-아이솔레이션 영역과 거의 동일한 깊이로 확산되는 것을 특징으로 하는 에피택셜 핀치 저항기.
- 제 1 항에 있어서,상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 에피택셜 핀치 저항기.
- 제 1 항에 있어서,상기 에피택셜층은 소정의 깊이를 갖으며, 상기 제 1 및 제 2 다운-아이솔레이션 영역은 상기 에피택셜층 깊이의 1/2 이상 확산되는 것을 특징으로 하는 에피택셜 핀치 저항기.
- 제 1 항에 있어서,전류를 도통하는데 사용되는 상기 에피택셜층의 부분은 형태가 직사각형인 상부 표면 영역을 갖으며, 상기 제 2 다운-아이솔레이션 영역은 상기 에피택셜층의 상부 표면 영역에 대략적으로 중심을 두는 직사각형 패턴으로 확산되는 것을 특징으로 하는 에피택셜 핀치 저항기.
- 에피택셜 핀치 저항기의 형성에 사용되는 상기 반도체 기판의 제 1 표면 영역을 절연시키는 패턴으로, 제 1 도전형의 제 1 도펀트를 제 1 도전형 반도체 기판 표면에 주입하는 단계,주입된 상기 제 1 도펀트와 상기 반도체 기판의 제 1 표면 영역 상부에, 제 2 도전형 에피택셜층을 성장시키는 단계,가열 주기 동안, 상기 에피택셜층으로 제 1 도전형의 제 2 도펀트를 하방확산시켜, 실질적으로 동일한 깊이의 제 1 및 제 2 다운-아이솔레이션 영역을 형성하는 단계로서, 상기 가열 주기는 상기 제 1 도펀트를 상기 에피택셜층으로 상방 확산시켜 상기 제 1 다운-아이솔레이션 영역과 중첩되는 업-아이솔레이션 영역을 형성하고, 상기 제 2 다운-아이솔레이션 영역은 상기 에피택셜층의 제 1 및 제 2 콘택 표면 영역 사이에서 확장되어 상기 반도체 기판의 상기 제 1 표면 영역 상부에 있는 상기 에피택셜층의 도전성 단면적을 축소시키는, 이상의 제 1 및 제 2 다운-아이솔레이션 영역을 형성하는 단계, 및상기 에피택셜층의 상기 제 1 및 제 2 접촉 표면 영역으로 제 2 도전형의 제 3 도펀트를 확산시켜, 상기 에피택셜층에 제 1 및 제 2 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 에피택셜 핀치 저항기의 형성 방법.
- 제 5 항에 있어서,상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 에피택셜 핀치 저항기의 형성 방법.
- 제 5 항에 있어서,상기 에피택셜층은 소정의 깊이를 갖으며, 상기 제 1 및 제 2 다운-아이솔레이션 영역은 상기 에피택셜층 깊이의 1/2 이상 확산되는 것을 특징으로 하는 에피택셜 핀치 저항기의 형성 방법.
- 제 5 항에 있어서,상기 에피택셜층은 형태가 직사각형인 상부 표면 영역을 갖으며, 상기 제 2 다운-아이솔레이션 영역은 상기 에피택셜층의 상부 표면 영역에 대체적으로 중심을 두는 직사각형 패턴으로 상기 에피택셜층내에서 확산되는 것을 특징으로 하는 에피택셜 핀치 저항기의 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57585395A | 1995-12-20 | 1995-12-20 | |
| US08/575,853 | 1995-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100331296B1 true KR100331296B1 (ko) | 2002-06-20 |
Family
ID=24301965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960048120A KR100331296B1 (ko) | 1995-12-20 | 1996-10-24 | 에피택셜 핀치 저항기 및 그 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5880001A (ko) |
| KR (1) | KR100331296B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11297847A (ja) * | 1998-04-13 | 1999-10-29 | Nec Kyushu Ltd | 半導体装置及びその製造方法 |
| US6080612A (en) * | 1998-05-20 | 2000-06-27 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI electrostatic discharge protection device |
| US6218866B1 (en) * | 1999-10-12 | 2001-04-17 | National Semiconductor Corporation | Semiconductor device for prevention of a floating gate condition on an input node of a MOS logic circuit and a method for its manufacture |
| IT1311280B1 (it) * | 1999-12-24 | 2002-03-12 | St Microelectronics Srl | Struttura di resistore integrato verticale di ingombro ridotto peralta tensione e relativo processo di fabbricazione. |
| FR3063415A1 (fr) * | 2017-02-28 | 2018-08-31 | Stmicroelectronics (Crolles 2) Sas | Circuit integre avec region resistive amelioree |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3730786A (en) * | 1970-09-03 | 1973-05-01 | Ibm | Performance matched complementary pair transistors |
| JPS509635B1 (ko) * | 1970-09-07 | 1975-04-14 | ||
| US3787253A (en) * | 1971-12-17 | 1974-01-22 | Ibm | Emitter diffusion isolated semiconductor structure |
| US3766449A (en) * | 1972-03-27 | 1973-10-16 | Ferranti Ltd | Transistors |
| US3901735A (en) * | 1973-09-10 | 1975-08-26 | Nat Semiconductor Corp | Integrated circuit device and method utilizing ion implanted and up diffusion for isolated region |
| JPS5599759A (en) * | 1979-01-26 | 1980-07-30 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4686557A (en) * | 1980-09-19 | 1987-08-11 | Siemens Aktiengesellschaft | Semiconductor element and method for producing the same |
| FR2494041B1 (fr) * | 1980-11-07 | 1987-01-23 | Radiotechnique Compelec | Element de circuit integre pour memoire bipolaire, son procede de realisation et cellule memoire realisee a l'aide dudit element |
| CN1004456B (zh) * | 1985-04-19 | 1989-06-07 | 三洋电机株式会社 | 半导体器件及其制造方法 |
| JPH0547913A (ja) * | 1991-08-12 | 1993-02-26 | Sharp Corp | 半導体装置の製造方法 |
-
1996
- 1996-10-24 KR KR1019960048120A patent/KR100331296B1/ko not_active IP Right Cessation
-
1997
- 1997-10-23 US US08/956,829 patent/US5880001A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5880001A (en) | 1999-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0788660B1 (en) | Semiconductor device of hv-ldmost type | |
| US4939099A (en) | Process for fabricating isolated vertical bipolar and JFET transistors | |
| US4639762A (en) | MOSFET with reduced bipolar effects | |
| EP0744769A3 (en) | MOS gate type power transistors | |
| JPH0347593B2 (ko) | ||
| JPH07193154A (ja) | 半導体集積デバイス | |
| CA2033780C (en) | Thin, dielectrically isolated island resident transistor structure having low collector resistance | |
| JPH06296018A (ja) | 十分に空乏化された横型トランジスタ | |
| EP0629001B1 (en) | Integrated monolithic structure of a vertical bipolar transistor and a vertical MOSFET transistor | |
| KR920001655A (ko) | 바이폴라 트랜지스터용 자기정렬된 콜렉터 구조 및 이를 주입하는 방법 | |
| KR920003704B1 (ko) | 바이폴라 반도체 스윗칭장치와 그의 제조방법 | |
| KR100331296B1 (ko) | 에피택셜 핀치 저항기 및 그 형성 방법 | |
| US5796146A (en) | Semiconductor device having a lateral insulated gate biopolar transistor | |
| US5448104A (en) | Bipolar transistor with base charge controlled by back gate bias | |
| KR100263602B1 (ko) | 반도체 장치 | |
| US5198688A (en) | Semiconductor device provided with a conductivity modulation MISFET | |
| US6525392B1 (en) | Semiconductor power device with insulated circuit | |
| US4721682A (en) | Isolation and substrate connection for a bipolar integrated circuit | |
| JPH0362028B2 (ko) | ||
| US6114746A (en) | Vertical PNP transistor and relative fabrication method | |
| EP0348626B1 (en) | Process for fabricating isolated vertical bipolar and JFET transistors and corresponding IC | |
| KR0138917B1 (ko) | 반도체 소자 | |
| US5895247A (en) | Method of forming a high performance, high voltage non-epi bipolar transistor | |
| US4868620A (en) | High-voltage pull-up device | |
| EP0347550A2 (en) | Process for fabricating isolated vertical and super beta bipolar transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130227 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140227 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150227 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20151230 Year of fee payment: 15 |
|
| EXPY | Expiration of term |