KR100328554B1 - Bit line sense amplifier for semi-conductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리용 비트라인 센스앰프에 관한 것으로, 특히 워드라인이 활성화된 이후 비트라인쌍 중 리드동작시 비선택된 비트라인을 비트라인 프리차지 전압수준으로 일정하게 유지시켜 비선택 비트라인의 전위가 선택된 비트라인의 전위에 영향받지 않도록 제어하므로써, 비트라인간 커플링 노이즈의 발생을 방지하여 높은 센싱마진을 확보함과 동시에 리프레쉬 특성을 크게 향상시킨 반도체 메모리용 비트라인 센스앰프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line sense amplifier for a semiconductor memory. In particular, the potential of an unselected bit line is maintained by keeping the unselected bit line constant at the bit line precharge voltage level during a read operation among a pair of bit lines after the word line is activated. The present invention relates to a bit line sense amplifier for a semiconductor memory which prevents the occurrence of coupling noise between bit lines by ensuring that is not influenced by the potential of a selected bit line, thereby ensuring high sensing margin and greatly improving refresh characteristics.
Description
본 발명은 반도체 메모리용 비트라인 센스앰프에 관한 것으로, 보다 상세하게는 비트라인간 커플링 노이즈를 방지하여 높은 센싱마진을 확보함과 동시에 리프레쉬 특성을 크게 향상시킨 반도체 메모리용 비트라인 센스앰프에 관한 것이다.The present invention relates to a bit line sense amplifier for a semiconductor memory, and more particularly, to a bit line sense amplifier for a semiconductor memory that prevents coupling noise between bit lines to secure a high sensing margin and to greatly improve refresh characteristics. will be.
일반적으로, 디램(DRAM: Dynamic Random Access Memory)의 입·출력 회로나 주변회로는 비교적 큰 전압진폭(0.9∼5V)의 논리동작이 주를 이루기 때문에 메모리 셀 어레이에 비해 노이즈의 영향이 상대적으로 적다.In general, input / output circuits and peripheral circuits of DRAMs (DRAMs) have relatively little effect of noise compared to memory cell arrays because the logic operation of relatively large voltage amplitude (0.9-5V) is mainly used. .
그러나, 메모리 셀은 자체 증폭능력이 없기 때문에 리드동작시 전하분배(charge sharing)에 의해 100∼250mV의 미세한 신호전압이 발생되며, 이후 비트라인 센스앰프에 의한 증폭과정에서 비트라인간에 발생하는 커플링 노이즈(coupling noise)로 인해 메모리 셀의 전압마진 및 비트라인 센스앰프에서의 센싱마진에 악영향을 미치게 되는 문제점이 있다.However, since a memory cell does not have its own amplification capability, a minute signal voltage of 100 to 250 mV is generated by charge sharing during a read operation, and then a coupling occurs between bit lines during amplification by a bit line sense amplifier. Coupling noise has a problem of adversely affecting the voltage margin of the memory cell and the sensing margin in the bit line sense amplifier.
도 1 은 일반 디램에서의 비트라인 구조를 나타낸 단면도로, 동 도면을 참조하며 종래의 비트라인 센스앰프의 증폭과정에서의 비트라인간 커플링 노이즈(bit line to bit line coupling noise)의 발생을 설명하기로 한다.FIG. 1 is a cross-sectional view illustrating a bit line structure in a general DRAM. Referring to the drawings, the generation of bit line to bit line coupling noise during amplification of a conventional bit line sense amplifier is described. Let's do it.
A내지 D로 도시된 비트라인 중 A와 C의 비트라인에 연결된 메모리 셀의 데이타를 리드한다고 가정할 때, 상기 A와 C의 비트라인은 1/2Vdd±Vt의 전위를 유지하게 되며 나머지 B와 D의 비트라인은 1/2Vdd의 전위를 유지하게 된다.Assuming that the data of the memory cells connected to the bit lines A and C of the bit lines A to D are read, the bit lines of A and C maintain the potential of 1 / 2Vdd ± Vt and The bit line of D will maintain a potential of 1 / 2Vdd.
이로 인해, A와 B 그리고 C와 D 비트라인의 전위차를 감지·증폭하는 과정에서 활성화되도록 선택되지 않은 B와 D의 비트라인이 인접한 A와 C의 비트라인의 영향을 받아 1/2Vdd수준을 유지하지 못하고 전위변화를 일으키게 되면서 비트라인간 커플링 노이즈가 발생된다.As a result, bit lines of B and D that are not selected to be activated in the process of detecting and amplifying the potential difference between A and B and C and D bit lines remain at 1 / 2Vdd due to the influence of adjacent bit lines of A and C. As a result, potential noise changes, causing coupling noise between bit lines.
이때, 상기 리드동작을 위해 선택된 A 와 C 의 비트라인이 상호반대의 전위레벨을 갖는 데이타를 리드할 때에는 상보적으로 작용하여 그 사이에 위치하는 B 비트라인과의 커플링 노이즈를 상당량 제거할 수 있게 되지만, 상호 동일한 데이타를 리드할때에는 상기 B 비트라인의 전위변화폭이 커져 이에 따른 커플링 노이즈의 발생을 막을 수 없게 된다.At this time, when the bit lines of A and C selected for the read operation read data having mutually opposite potential levels, the coupling noise with the B bit lines positioned therebetween can be substantially eliminated. However, when the same data is read from each other, the potential change width of the B bit line becomes large, thereby preventing the occurrence of coupling noise.
상기 비트라인간 커플링 노이즈(bit line to bit line coupling noise)의 발생에 영향을 주는 요인으로는 비트라인간 거리, 비트라인 사이에 있는 절연막의 유전율, 비트라인의 위치, 전체 비트라인 캐패시터 용량에서 비트라인간 캐패시터 용량이 차지하는 비율 등이 있다.Factors affecting the generation of bit line to bit line coupling noise include the distance between the bit lines, the dielectric constant of the insulating film between the bit lines, the position of the bit lines, and the overall bit line capacitor capacity. And the ratio of capacitor capacity between bit lines.
그런데, 디바이스 제조기술이 발전해감에 따라 비트라인간의 거리는 점점 가까워지고, 칩의 소형화로 인해 비트라인의 길이 및 면적이 축소됨에 따라 비트라인 캐패시터 용량 자체는 줄어들게 되나 비트라인 캐패시터 용량을 구성하는 요소 중 비트라인간 캐패시터 용량이 차지하는 비율은 점점 커지게 된다.However, as device manufacturing technology advances, the distance between bit lines is getting closer, and as the length and area of the bit lines are reduced due to the miniaturization of the chip, the bit line capacitor capacity itself decreases, but among the components constituting the bit line capacitor capacity, The ratio of capacitor capacity between bit lines becomes larger.
따라서, 비트라인간 커플링 노이즈의 발생방지를 위해 변화시킬 수 있는 것은 비트라인 사이에 있는 절연막의 유전율과 비트라인의 위치가 되며, 이 중 절연막의 유전율 감소를 위해 현재 많은 연구가 진행중이나 현재 사용하고 있는 SiO2를 대체할만한 다른 물질을 찾지 못해 결국 비트라인간 커플링 노이즈의 발생을 방지하기 위해 변화시킬 수 있는 것은 비트라인의 위치가 된다.Therefore, it is possible to change in order to prevent the coupling noise between the bit lines are the dielectric constant of the insulating film between the bit line and the position of the bit line, of which many studies are currently underway to reduce the dielectric constant of the insulating film It is the position of the bit line that can't find another material to replace the SiO 2 , and can be changed to prevent the generation of coupling noise between bit lines.
통상적으로, 디램제조에 사용되는 비트라인의 위치는 2가지로 나뉘는데 셀 캐패시터 위에 있는 구조와 그 아래에 있는 구조가 된다. 이 중 아래에 위치하는 구조는 셀 캐패시터가 비트라인을 차폐해주기 때문에 비트라인간 커플링 노이즈의 발생빈도가 적지만, 셀 캐패시터 위에 위치하는 구조는 차폐해 줄 별도의 구조가 없기 때문에 비트라인간 커플링 노이즈가 매우 심각하게 발생되어 트위스티드 비트라인(twisted bit line) 등의 변형된 비트라인 구조를 사용하게 된다.Typically, the bit line used for DRAM manufacturing is divided into two types, a structure above the cell capacitor and a structure below it. Among the structures located below, the cell capacitor shields the bit line, so the coupling noise between bit lines is less frequently generated. However, the structure located on the cell capacitor has no separate structure to shield the bit line. Ring noise is so serious that it uses a modified bit line structure, such as a twisted bit line.
한편, 셀 캐패시터의 아래에 비트라인이 위치하는 구조는 상대적으로 비트라인간 커플링 노이즈가 심하지 않아 이에 대한 별도의 조치가 요구되지 않았으나, 칩이 점차 미세화 및 소형화됨에 따라 0.28μm의 디자인 룰을 갖고 설계된 메모리칩의 경우 그 영향이 심각해져 전체 리프레쉬 페일의 70% 정도가 비트라인간 커플링 노이즈로 인한 비트라인 센스앰프의 센싱마진 부족으로 인해서 발생된다.On the other hand, the structure in which the bit line is located under the cell capacitor has relatively low coupling noise between bit lines, so no further action is required. However, as the chip gradually becomes smaller and smaller, it has a design rule of 0.28 μm. In the case of the designed memory chip, the influence is so severe that 70% of the total refresh fail is caused by the lack of sensing margin of the bit line sense amplifier due to the coupling noise between the bit lines.
상기한 바와 같이, 종래 기술에 따른 비트라인 센스앰프 구조로는 비트라인간 커플링 노이즈의 발생을 방지할 수가 없어서 높은 센싱마진의 확보가 어려워 지는 문제점이 있으며, 이로 인해 비트라인 증폭방식 변경에 의한 비트라인간 커플링 노이즈를 방지할 수 있는 새로운 구조의 비트라인 센스앰프에 대한 요구가 강하게 일고 있는 실정이다.As described above, the bit line sense amplifier structure according to the related art cannot prevent occurrence of coupling noise between bit lines, thereby making it difficult to secure a high sensing margin. There is a strong demand for a new bit line sense amplifier that can prevent coupling noise between bit lines.
본 발명은 상기한 문제점의 해결 및 상기 요구에 부응하기 위하여 이루어진 것으로, 본 발명의 목적은 비트라인간 커플링 노이즈의 발생을 방지하여 높은 센싱마진을 확보함과 동시에 리프레쉬 특성을 크게 향상시킨 비트라인 센스앰프를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and to meet the above requirements, and an object of the present invention is to prevent generation of coupling noise between bit lines, thereby securing a high sensing margin and at the same time greatly improving the refresh characteristics. To provide a sense amplifier.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리용 비트라인 센스앰프는 한쌍의 비트라인 각각에 접속되며, 로오 어드레스신호에 의해 전위레벨이 결정되는 제어신호에 의해 스위칭되어 리드동작을 위해 비선택된 단일 비트라인에 비트라인 프리차지전압을 공급하므로써 전위를 일정하게 유지시키는 프리차지전압 공급부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the bit line sense amplifier for semiconductor memory according to the present invention is connected to each of a pair of bit lines, is switched by a control signal whose potential level is determined by a row address signal, and is unselected for read operation. And a precharge voltage supply unit for maintaining a constant potential by supplying a bit line precharge voltage to a single bit line.
도 1 은 일반 디램에서의 비트라인 구조를 나타낸 단면도1 is a cross-sectional view showing a bit line structure in a general DRAM
도 2 는 본 발명에 따른 반도체 메모리용 비트라인 센스앰프를 나타낸 회로 구성도2 is a circuit diagram illustrating a bit line sense amplifier for a semiconductor memory according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
10: 데이타 센싱부 21, 22: 프리차지전압 공급부10: data sensing unit 21, 22: precharge voltage supply unit
MN1, MN2: 엔모스 트랜지스터 rto, /s: 센스앰프 구동 제어신호MN1, MN2: NMOS transistor rto, / s: sense amplifier drive control signal
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명에 따른 반도체 메모리용 비트라인 센스앰프를 나타낸 회로 구성도로, 메모리 셀 어레이에 상호 평행하게 접속되며 각각 서로다른 워드라인에 연결된 다수의 메모리 셀들이 접속된 한쌍의 비트라인(BL, /BL)과, 상기 비트라인쌍(BL, /BL)이 각각의 게이트단에 크로스 커플구조로 연결되며 센스앰프 구동 제어신호(rto, /s)에 의해 상기 비트라인에 실린 데이타를 감지·증폭하여 데이타 버스라인으로 전달하는 데이타 센싱부(10)와, 상기 비트라인쌍(BL, /BL) 각각에 접속되며 로오 어드레스(row address)신호에 의해 전위레벨이 결정되는 제어신호(signal1, signal2)에 의해 스위칭 제어되어 리드동작을 위해 비선택된 단일 비트라인에 비트라인 프리차지전압(Vblp)을 공급하므로써 전위를 일정하게 유지시키는 프리차지전압 공급부(21, 22)를 구비하여 구성한다.FIG. 2 is a circuit diagram illustrating a bit line sense amplifier for a semiconductor memory according to an exemplary embodiment of the present invention, wherein a pair of bit lines BL connected in parallel to a memory cell array and connected to a plurality of memory cells connected to different word lines, respectively. / BL) and the pair of bit lines BL and / BL are connected to each gate end in a cross-coupled structure, and sense and amplify data carried on the bit lines by sense amplifier driving control signals rto and / s. And a control signal (signal1, signal2) connected to each of the data sensing unit 10 and the bit line pairs BL and / BL which are transmitted to the data bus line and whose potential level is determined by a row address signal. And precharge voltage supplying parts 21 and 22 that are controlled by the switching to supply a bit line precharge voltage Vblp to a single bit line unselected for read operation. .
상기 데이타 센싱부(10)는 시모스(CMOS)형 차동증폭기 구조로 이루어진다.The data sensing unit 10 has a CMOS type differential amplifier structure.
또한, 상기 프리차지전압 공급부(21, 22)는 각각 상기 로오 어드레스신호에 의해 전위레벨이 결정되는 제어신호(signal1, signal2)가 각각의 게이트단으로 인가되며, 비트라인 프리차지전압(Vblp) 인가단과 상기 비트라인쌍(BL, /BL) 각각의 사이에 접속된 엔모스 트랜지스터(MN1, MN2)로 이루어진다.In addition, the precharge voltage supply units 21 and 22 are respectively supplied with control signals signal1 and signal2 whose potential levels are determined by the row address signal, and applied to the bit lines precharge voltage Vblp. And NMOS transistors MN1 and MN2 connected between the bit line pairs BL and / BL, respectively.
동 도면의 경우, 상기 프리차지전압 공급부(21, 22)를 엔모스 트랜지스터(MN1, MN2)로 구현하였으나, 피모스 트랜지스터로 구현하여도 무방하다고 할 수 있다.In the same figure, the precharge voltage supply units 21 and 22 are implemented as NMOS transistors MN1 and MN2, but may be implemented as PMOS transistors.
상기 구성으로 이루어지는 본 발명에 따른 반도체 메모리용 비트라인 센스앰프는 워드라인이 활성화된 후에도 비트라인쌍(BL, /BL) 중 선택되지 않은 하나의 비트라인을 지속적으로 비트라인 프리차지전압(Vblp) 수준으로 일정하게 유지시킨다.The bit line sense amplifier for semiconductor memory according to the present invention having the above-described structure continuously bitstreams one bit line that is not selected among the bit line pairs BL and / BL even after the word line is activated. Keep constant at the level.
이러한 상태에서, 데이타 센싱부(10)가 동작하게 되면 이와 동시에 비트라인 프리차지전압 수준을 유지하고 있던 비트라인쪽의 엔모스 트랜지스터(MN1과 MN2 중 하나가 됨)를 플로팅(floating)시켜 데이타 센싱동작을 수행하게 된다.In this state, when the data sensing unit 10 operates, the data sensing is performed by floating the NMOS transistor (which becomes one of MN1 and MN2) on the bit line side, which at the same time maintains the bit line precharge voltage level. Will perform the action.
이로인해, 리드동작시 비선택된 비트라인의 전위를 비트라인 프리차지 전압수준으로 일정하게 미리 잡아주어 비선택된 비트라인의 전위가 선택된 비트라인의 전위에 영향을 받지 않도록 제어하므로써, 두 비트라인간에 발생하는 커플링 노이즈를 제거할 수 있게 되는 것이다.As a result, during the read operation, the potential of the unselected bit line is held in advance at the bit line precharge voltage level so that the potential of the unselected bit line is not affected by the potential of the selected bit line. Coupling noise can be eliminated.
이하, 동 도면을 참조하며 본 발명의 동작을 자세히 살펴보기로 한다.Hereinafter, the operation of the present invention will be described in detail with reference to the drawings.
우선, 상기 제어신호(signal1, signal2)는 데이타 센싱을 위해 인가되는 로오 어드레스(row address)신호의 최하위비트에 의해 초기에 미리 전위레벨이 결정되어지는 신호로, 리드할 메모리 셀이 비트라인(BL)쪽에 연결되어 있는 경우 두 제어신호는 각각 signal1= '로직로우'와 signal2='로직하이'로 인가되어져 상기 프리차지전압 공급부(21, 22)를 이루는 두 엔모스 트랜지스터(MN1, MN2) 중 MN2만이 턴-온되어진다.First, the control signals signal1 and signal2 are signals whose potential level is initially determined by the least significant bit of a row address signal applied for data sensing. MN2 of the two NMOS transistors MN1 and MN2 forming the precharge voltage supply units 21 and 22, respectively, when the two control signals are applied as signal1 = 'logic low' and signal2 = 'logic high', respectively. Only turns on.
반면, 리드할 메모리 셀이 비트라인바(/BL)쪽에 연결되어 있으면 두 제어신호는 각각 signal1= '로직하이'와 signal2= '로직로우'로 인가되어져 상기 프리차지전압 공급부(21, 22)를 이루는 두 엔모스 트랜지스터(MN1, MN2) 중 MN1만이 턴-온되어진다.On the other hand, when the memory cell to be read is connected to the bit line bar (/ BL) side, the two control signals are applied as signal1 = 'logic high' and signal2 = 'logic low', respectively, to supply the precharge voltage supply units 21 and 22 to each other. Only MN1 of the two NMOS transistors MN1 and MN2 is turned on.
상기한 바와 같이, 두 프리차지전압 공급부(21, 22)의 선택적인 활성화동작에 의해, 리드동작을 위해 인가되는 로오 어드레스신호에 따라 선택된 메모리 셀이 연결되어 있지 않은 즉, 리드동작을 위헤 비선택된 비트라인쪽에 연결된 엔모스 트랜지스터만이 턴-온되어 그 비트라인을 지속적으로 비트라인 프리차지전압(Vblp) 수준으로 유지한다.As described above, due to the selective activation operation of the two precharge voltage supply parts 21 and 22, the memory cells selected according to the row address signal applied for the read operation are not connected, that is, the non-selection for the read operation. Only the NMOS transistor connected to the bit line side is turned on to continuously maintain the bit line at the bit line precharge voltage (Vblp) level.
이때, 리드동작을 위해 선택된 비트라인이 데이타를 리드하여 데이타 센싱부(10)가 센싱동작을 시작하게 되면 이와 동시에 비선택된 비트라인쪽에 연결되어 미리 턴-온되어 있는 엔모스 트랜지스터를 플로팅(floating)시키게 된다.At this time, when the bit line selected for the read operation reads data and the data sensing unit 10 starts the sensing operation, at the same time, the NMOS transistor which is connected to the unselected bit line and is turned on in advance is floating. Let's go.
이로인해, 비트라인쌍 중 리드동작을 위해 선택되지 않은 비트라인의 전위가 그대로 비트라인 프리차지 전압수준(Vblp)을 유지할 수 있게 되는 것이며, 또한 리드동작을 위해 선택된 비트라인의 전위레벨에 영향을 받지않는 상태로 데이타 센싱부(10)의 센싱동작을 수행할 수 있도록 한다.This enables the bit line precharge voltage level Vblp to remain unchanged for the read operation among the bit line pairs, and also affects the potential level of the bit line selected for the read operation. The sensing operation of the data sensing unit 10 may be performed without receiving.
상기한 바와 같이, 리드동작시 비선택된 비트라인에 비트라인 프리차지전압(Vblp)을 공급하고 센싱동작의 시작과 동시에 비선택 비트라인에 연결된 엔모스 트랜지스터를 플로팅시켜 상기 비트라인 프리차지 전압수준을 그대로 유지하도록 제어하므로써, 리드동작시 선택된 비트라인쪽의 전위변화에 영향을 받아 비선택된 비트라인의 전위가 변화하면서 발생하는 비트라인간 커플링노이즈(coupling noise)의 발생을 억제할 수 있게 되는 것이다.As described above, during the read operation, the bit line precharge voltage Vblp is supplied to the unselected bit line, and at the same time as the start of the sensing operation, the NMOS transistor connected to the unselected bit line is floated to increase the bit line precharge voltage level. By controlling it to remain as it is, it is possible to suppress the generation of coupling noise between bit lines caused by the potential change of the unselected bit line due to the potential change of the selected bit line side during the read operation. .
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리용 비트라인 센스앰프에 의하면, 비트라인간에 발생하는 커플링 노이즈를 제거할 수 있게되어 동일한 캐패시터 용량을 지니고도 보다 우수한 리프레쉬 특성을 확보할 수 있는 매우 뛰어난 효과가 있으며, 이로 인해 기타 다른 공정에서의 마진확보도 증가시킬수 있게 되는 효과가 있다.As described above, according to the bit line sense amplifier for semiconductor memory according to the present invention, the coupling noise generated between the bit lines can be eliminated, so that the excellent refresh characteristics can be obtained with the same capacitor capacity. This has the effect of increasing margins in other processes.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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