KR100325449B1 - Mosfet의 제조방법 - Google Patents

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Abstract

본 발명은 통전시의 동작속도 저하를 방지할 수 있는 비대칭 LDD구조의 MOSFET의 제조방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 MOSFET 제조방법은, 반도체 기판의 소정부분을 식각하여 소정 부분을 돌출시키는 돌출부를 형성하는 단계; 전면에 소정 두께의 게이트 산화막, 도핑된 폴리실리콘막 및 산화질화막을 적층한 다음, 돌출부의 소정 부분에 감광막 마스크를 형성하여 노출된 산화질화막과 폴리실리콘막을 동일한 식각 챔버에서 인-시튜로 식각하는 단계; 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 패턴을 형성한 다음에 인 인자를 소정 농도와 소정 주입 에너지로서 이온주입하여 N-영역을 형성하는 단계; 전면에 텅스텐 실리사이드를 소정 두께로 증착하고, 게이트 산화막이 노출될 때까지 비등방성 식각하여 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성하는 단계; 전면에 비소 원자를 소정 농도와 소정의 주입에너지로서 이온 주입하여 N+영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

MOSFET의 제조방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 드레인 전극은 N-영역 및 N+영역의 저도핑 영역(LDD : Lightly Doped Drain)이 형성된 구조를 가지나, 소오스 전극은 N+영역만을 갖게 되는 돌출 형태의 게이트 전극을 형성하는 반도체 소자의 금속산화물 반도체 전계효과 트랜지스터(이하, MOSFET으로 약칭)의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 폴리사이드 구조를 갖는 게이트 전극이 개발되어 사용되고 있다 특히, 채널로부터 소오스 전극과 트레인 전극에 이르는 저항 성분이 줄어들도록 즉, 채널에서 트랜지스터의 연결단자에 이르기 까지 확산 영역의 통로에서 발생하는 트랜지스터의 내부 저항 성분을 줄이기 위한 방법으로, 또 트레인 전극 쪽에 높은 전계가 형성되는 것을 방지하여 열전자(hot electron)에 의한 여러 가지 현상을 최소화시키기 위해 LDD공정을 채용한다.
첨부한 도면 제 1 도는 종래의 실시 예에 따른 돌출형 폴리사이드구조를 갖는 MOSFET의 단면도이다.
상기 MOSFET은 먼저, 반도체 기판(1) 상에 사진 식각법으로 돌출 부위(2)를 형성하고, 소정 두께의 게이트 산화막(3), 도핑된 폴리실리콘막(4), 텅스텐 실리사이드(5)를 순차적으로 적층한 다음, 사진식각법으로 상기 게이트 산화막(3)을 노출시켜 게이트 전극 패턴을 형성하고, 이온주입법으로 N-영역(6)을 형성하고, 공지의 산화막 스페이서(7)를 형성하고, 이온주입법으로 N+영역(8)을 형성한다.
상기와 같이 형성되는 LDD구조를 갖는 MOSFET은 LDD구조가 소오스 전극에도 동일하게 형성되어 소자의 통전(turn-on)시 동작 속도를 저하시키는 문제점이 존재한다.
따라서, 본 발명의 목적은 소오스 영역의 저도핑 영역을 제거하여 돌출형의 게이트 전극을 형성하므로써 상기한 소자의 통전시의 동작속도 저하를 방지할 수 있는 MOSFET의 제조방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 MOSFET 제조방법은, 반도체 기판의 상부에 소정의 감광막 마스크를 형성하여 노출된 부분을 식각하므로써, 반도체 기판의 소정 부분을 돌출시키는 돌출부를 형성하는 단계; 전면에 소정 두께의 게이트 산화막, 도핑된 폴리실리콘막 및 산화질화막을 적층한 다음, 돌출부의 소정 부분에 감광막 마스크를 형성하는 단계; 노출된 측벽의 산화질화막이 완전히 식각될 때까지 상기 노출된 산화질화막과 폴리실리콘막을 동일한 식각 챔버에서 인-시튜로 식각하는 단계; 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 패턴을 형성한 다음에 인 원자를 소정 농도와 소정 주입 에너지로서 이온주입하여 N-영역을 형성하는 단계; 상기 제 2 감광막 패턴을 제거한 다음, 전면에 텅스텐 실리사이드를 소정 두께로 증착하고, 게이트 산화막이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성하는 단계; 전면에 비소 원자를 소정 농도와 소정의 주입에너지로서 이온 주입하여 N+영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 MOSFET 제조방법은 반도체 기판의 상부에 소정 두께의 게이트 산화막, 도핑된 폴리실리콘막을 증착하는 단계; 상기 도핑된 폴리실리콘막 위에 제 1감광막 마스크를 형성하여 노출된 도핑된 폴리실리콘막을 소정 깊이로 식각하고 제 1 감광막마스크를 제거하는 단계; 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 마스크를 형성한 다음에 인 원자를 소정 농도와 소정 주입 에너지로서 이온주입하여 N-영역을 형성하는 단계; 상기 제 2 감광막 마스크를 제거한 다음, 전면에 텅스텐 실리사이드를 소정 두께로 증착하고, 게이트 산화막이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성하는 단계; 전면에 비소 원자를 소정 농도와 소정의 주입에너지로서 이온 주입하여 N+영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 목적을 달성하기 위한 MOSFET 제조방법은 반도체 기판의 상부에 게이트 산화막, 도핑된 폴리실리콘막 및 산화질화막을 소정 두께로 증착하는 단계; 상기 산화질화막 위에 제 1감광막 마스크를 형성하여 노출된 산화질화막, 도핑된 폴리실리콘막을 순차적으로 식각하여 도핑된 폴리실리콘막의 소정 깊이까지 식각하고 감광막 마스크를 제거하는 단계; 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 마스크를 형성한 다음에 인 원자를 소정 농도와 소정 주입 에너지로서 이온주입하여 N-영역을 형성하는 단계; 상기 제 2 감광막 마스크를 제거한 다음, 전면에 텅스텐 실리사이드를 소정 두께로 증착하고, 게이트 산화막이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성하는 단계; 전면에 비소 원자를 소정 농도와 소정의 주입에너지로서 이온 주입하여 N+영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
제 2 도는 본 발명의 제 1 실시 예에 따른 돌출형 MOSFET의 제조 방법을 설명하기 위한 부분 공정 흐름도이다.
먼저, (가)도면에 도시한 바와 같이, 반도체 기판(11)의 상부에 소정의 감광막 마스크를 형성하여 노출된 부분을 1,000 내지 3000Å 정도 식각하므로써, 반도체 기판의 소정 부분을 돌출시키는 돌출부(12)를 형성한다. 이후, 전면에 100 내지 200Å의 게이트 산화막(13), 약 1,000 내지 3,000Å 두께의 도핑된 폴리실리콘막(14) 및 약 500 내지 1,000Å두께와 산화질화막(Oxynitride)을 적층한 다음, 돌출부의 소정 부분에 게이트 전극용 감광막마스크 패턴(16)을 형성한다.
다음으로, (나)와 같이, 비등방성 과소식각법으로 노출된 측벽의 산화질화막이 완전히 식각될 때까지 식각하거나 식각된 부위의 폴리실리콘막(14)이 약 100 내지 500Å 정도 남을 때까지 식각한 다음, 제 1 감광막 마스크 패턴(16)을 제거한다. 상기 식각단계에서 산화질화막(15) 및 폴리실리콘막(14)은 동일한 식각 챔버에서 인-시튜(in-situ)로 식각한다.
이 후, (다)와 같이, 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 패턴(17)을 형성한 다음에, 인(P) 원자를 1×1011내지 1×1015원자/㎤ 의 농도와 30 내지 100 KeV의 주입 에너지로서 이온주입하여 N-영역(18)을 형성한다.
다음으로, (라)와 같이, 상기 제 2 감광막 마스크 패턴(17)을 제거한 다음, WF6및 SiH4가스를 사용하여 전체 구조의 상부에 약 1,500 내지 3,500Å의 텅스텐 실리사이드(WSi2)(미도시)를 소정 두께로 전면 증착하고, SF6및 Cl2가스를 공급하여 게이트 산화막이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성한다. 이 때, 상기 산화질화막(15)은 폴리실리콘막(14)의 식각보호층 역할을 한다.
다음으로, (마)봐 같이, 상기 게이트 전극 부위(19, 15, 14)를 이온주입 저지층으로 하여, 전면에 비소 원자를 1×1013내지 1×1017원자/㎤의 농도와 50 내지 120 KeV의 주입 에너지로서 이온 주입하여 N+영역(20)을 형성한다.
제 3 도는 본 발명의 제 2 실시 예에 따른 돌출형 MOSFET의 제조방법을 설명하기 위한 부분 공정 흐름도이다.
먼저, (가)도면에 도시한 바와 같이, 반도체 기판(41)의 상부에 100 내지 200Å정도의 두께범위를 갖는 게이트 산화막(42) 및 1,000 내지 3,000Å 의 두께 범위를 갖는 도핑된 폴리실리콘막(43)을 순차적으로 형성한 다음, 상기 도핑된 폴리실리콘막(43) 상부에 게이트 전극을 형성하기 위한 제 1감광막 마스크 패턴(44)을 형성한다.
다음으로, (나)와 같이, 상기 제 1 감광막 마스크(44)를 식각장벽으로 하여 노출된 폴리실리콘막(41)을 과소식각하여 석각된 부위의 폴리실리콘막(43) 이 약 100 내지 500Å 정도 남을 때까지 식각한 다음, 제 1감광막 마스크패턴(44)을 제거한다. 이 후, 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 패턴(45)을 형성한 다음에, 인(P) 원자를 1×1011내지 1×1015원자/㎤ 의 농도와 30 내지 100 KeV의 주입 에너지로서 이온주입하여 N-영역(46)을 형성한다.
다음으로, (다)와 같이, 상기 제 2 감광막 마스크 패턴(45)을 제거한 다음, WF6및 SiH4가스를 사용하여 전체 구조의 상부에 약 1,500 내지 3,500Å 두께 범위로 텅스텐 실리사이드(WSi2)(미도시)를 전면 증착하고, SF6및 Cl2가스를 공급하여 게이트 산화막(42)이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서(47)를 형성한다.
다음으로, (라)와 같이, 전면에 비소(As) 원자를 1×1013내지 1×1017원자/㎤의 농도와 50 내지 120 KeV의 주입 에너지로서 이온 주입하여 N+영역(48)을 형성한다.
제 4 도는 본 발명의 제 3실시 예에 따른 돌출형 MOSFET의 제조방법을 설명하기 위한 부분 공정 흐름도이다.
먼저, (가)도면에 도시한 바와 같이, 반도체 기판(61)의 상부에 100 내지200Å정도의 두께범위를 갖는 게이트 산화막(62) 1,000 내지 3,000Å의 두께 범위를 갖는 도핑된 폴리실리콘막(63) 및 500 내지 1,000Å의 두께 범위를 갖는 산화질화막(64)을 순차적으로 형성한 다음, 상기 산화질화막(64)상부에 게이트 전극을 형성하기 위한 제 1감광막 마스크 패턴(65)을 형성한다.
다음으로, (나)와 같이, 상기 제 1 감광막 마스크(65)를 식각장벽으로 하여 노출된 산화질화막(64)을 비등방성 과소식각하여 식각된 부위의 폴리실리콘막(63)이 약 100 내지 500Å 정도 남을 때까지 식각한 다음, 제 1 감광막 마스크 패턴(65)을 제거한다. 이 때, 상기 산화질화막(14) 및 폴리실리콘막(13)을 동일한 식각챔버에서 인-시튜로 식각한다.
이 후, (다)와 같이, 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 패턴(66)을 형성한 다음에, 인(P) 원자를 1×1011내지 1×1015원자/㎤ 의 농도와 30 내지 100 KeV의 주입 에너지로서 이온주입하여 N-영역(66)을 형성한다.
다음으로, (라)와 같이, 상기 제 2 감광막 마스크 패턴(66)을 제거한 다음, WF6및 SiH4가스를 사용하여 전체 구조의 상부에 약 1,500 내지 3,500Å의 두께 범위를 갖는 텅스텐 실리사이드(WSi2)(미도시)를 전면 증착하고, SF6및 Cl2가스를 공급하여 게이트 산화막(62)이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서(68)를 형성한다. 이 때, 상기 산화질화막(64)은 폴리실리콘막(13)의 식각 보호층 역할을 한다.
다음으로, (마)와 같이, 상기 게이트 전극 부위(18, 14, 13)를 이온 주입 저지층으로 하여, 전면에 비소(As) 원자를 1×1013내지 1×1017원자/㎤의 농도와 50 내지 120 KcV의 주입 에너지로서 이온 주입하여 N+영역(69)을 형성한다.
이상에서 설명한 바와 같이, 본 발명의 MOSFET구조 및 제조방법은 소오스 영역에 불필요한 LDD영역이 형성되므로써, 통전시 소자의 동작속도를 저하시키는 문제점을 텅스텐 실리사이드 스페이서를 이용하여 드레인 영역에만 LDD영역을 형성하는 비대칭 돌출형 MOSFET을 제조하므로써, 초고집적 반도체 소자의 동작 속도를 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
제 1 도는 종래의 실시 예에 따른 돌출형 폴리사이드 구조를 갖는 MOSFET의 단면도.
제 2 도는 본 발명의 제 1 실시 예에 따른 비대칭 돌출형 MOSFET을 형성하기 위한 과정을 설명하는 부분 공정 흐름도.
제 3 도는 본 발명의 제 2 실시 예에 따른 비대칭 돌출형 MOSFET을 형성하기 위한 과정을 설명하는 부분 공정 흐름도.
제 4 도는 본 발명의 제 3 실시 예에 따른 비대칭 돌출형 MOSFET을 형성하기 인한 과정을 설명하는 부분 공정 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 41, 61 : 반도체 기판 12 : 돌출부
13, 42, 62 : 게이트 산화막 14, 43, 63 : 도핑된 폴리실리콘막
15, 64 : 산화질화막 16, 14, 65 : 제 1 감광막 패턴
17, 45, 66 : 제 2 감광막 패턴 18, 46, 67 : N-영역
19, 47, 68 : 텅스텐 실리사이드 스페이서
20, 48, 69 : N+영역

Claims (35)

  1. 반도체 기판의 상부에 소정의 감광막 마스크를 형성하여 노출된 부분을 식각하므로써, 반도체 기판의 소정 부분을 돌출시키는 돌출부를 형성하는 단계; 전면에 소정 두께의 게이트 산화막, 도핑된 폴리실리콘막 및 산화질화막을 적층한 다음, 돌출부의 소정 부분에 감광막 마스크를 형성하는 단계; 노출된 측벽의 산화질화막이 완전히 식각될 때까지 상기 노출된 산화질화막과 폴리실리콘막을 식각하는 단계; 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 패턴을 형성한 다음에 인 원자를 소정 농도와 소정 주입 에너지로서 이온주입하여 N-영역을 형성하는 단계; 상기 제 2 감광막 패턴을 제거한 다음, 전면에 텅스텐 실리사이드를 소정 두께로 증착하고, 게이트 산화막이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성하는 단계; 전면에 비소 원자를 소정 농도와 소정의 주입에너지로서 이온 주입하여 N+영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET의 제조방법.
  2. 제 1 항에 있어서, 상지 반도체 기판의 식각 깊이는 1,000 내지 3,000Å 범위로 하는 것을 특징으로 하는 MOSFET의 제조방법.
  3. 제 1 항에 있어서, 상기 게이트 산화막은 100 내지 200Å의 두께범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  4. 제 1 항에 있어서, 상기 도핑된 폴리산화막은 1,000 내지 3,000Å 두께범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  5. 제 1 항에 있어서, 상기 산화질화막은 500 내지 1,000Å두께범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  6. 제 1 항에 있어서, 상기 폴리실리콘의 식각은 비등방성 과소식각법을 사용하는 것을 특징으로 하는 MOSFET의 제조방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 폴리실리콘의 식각은 노출된 측벽의 산화질화막이 완전히 식각될 때까지 하는 것을 특징으로 하는 MOSFET의 제조방법.
  8. 제 1 항 또는 제 6 항에 있어서, 상기 폴리실리콘의 식각은 식각된 부위의 폴리실리콘막이 약 100 내지 500Å정도 남을 때까지 식각하는 것을 특징으로 하는 MOSFET의 제조방법.
  9. 제 1 항에 있어서, 상,기 폴리실리콘의 식각단계에서 산화질화막 및 폴리실리콘막은 동일한 식각 챔버에서 인-시튜로 식각하는 것을 특정으로 하는 MOSFET의제조방법.
  10. 제 1 항에 있어서, 상기 인 인자의 주입조건은 1×1011내지 10×15원자/㎤의 농도와 30 내지 100 KeV의 주입 에너지로 하는 것을 특징으로 하는 MOSFET 제조방법.
  11. 제 1 항에 있어서, 상기 텅스텐 실리사이드는 WF6및 SiH4가스를 공급하여 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  12. 제 1 항 또는 제 11 항에 있어서, 상기 텅스텐 실리사이드는 1,500 내지 3,500Å의 두께범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  13. 제 1 항에 있어서, 상기 텅스텐 실리사이드 스페이서 형성을 위한 비등방성 식각시 공급개스는 SF6및 Cl2인 것을 특징으로 하는 MOSFET의 제조방법.
  14. 제 1 항에 있어서, 상기 비소 원자의 주입조건은 1×1013내지 1×1017원자/㎤ 의 농도와 50 내지 120 KeV 의 주입 에너지로 하는 것을 특징으로 하는 MOSFET의 제조방법.
  15. 반도체 기판의 상부에 소정 두께의 게이트 산화막, 도핑된 폴리실리콘막을 증착하는 단계; 상기 도핑된 폴리실리콘막 위에 제 1감광막 마스크를 형성하여 노출된 도핑된 폴리실리콘막을 소정 깊이로 식각하고 감광막 마스크를 제거하는 단계; 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 마스크를 형성한 다음에 인 원자를 소정 농도와 소정 주입 에너지로서 이온주입하여 N-영역을 형성하는 단계; 상기 제 2 감광막 마스크를 제거한 다음, 전면에 텅스텐 실리사이드를 소정 두께로 증착하고, 게이트 산화막이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성하는 단계; 전면에 비소 원자를 소정 농도와 소정의 주입에너지로서 이온 주입하여 N+영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET의 제조방법.
  16. 제 15 항에 있어서, 상기 게이트 산화막은 100 내지 200Å의 범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  17. 제 15 항에 있어서, 상기 도핑된 폴리산화막은 1,000 내지 3,000Å 두께 범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  18. 제 15 항에 있어서, 상기 폴리실리콘의 식각은 비등방성 과소식각법을 사용하는 것을 특징으로 하는 MOSFET의 제조방법.
  19. 제 15 항 또는 제 18 항에 있어서, 상기 폴리실리콘의 식각은 식각된 부위의 폴리실리콘막이 약 100 내지 500Å 정도 남을 때까지 식각하는 것을 특징으로 하는 MOSFET의 제조방법.
  20. 제 15 항에 있어서, 상기 인 원자의 주입조건은 1×1011내지 1×1015원자/㎤ 농도와 30 내지 100 KeV 의 주입 에너지로 하는 것을 특징으로 하는 MOSFET의 제조방법.
  21. 제 15 항에 있어서, 상기 텅스텐 실리사이드는 WF6및 SiH4가스를 공급하여 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  22. 제 15 항 또는 제 21 항에 있어서, 상기 텅스텐 실리사이드는 1,500 내지 3,500Å의 두께범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  23. 제 15 항에 있어서, 상기 텅스텐 실리사이드 스페이서 형성을 위한 비등방성 식각시 공급개스는 SF6및 Cl2인 것을 특징으로 하는 MOSFET의 제조방법.
  24. 제 15 항에 있어서, 상기 비소 인자의 주입조건은 1×1013내지 1×1017원자/㎤의 농도와 50 내지 120 KeV의 주입 에너지로 하는 것을 특징으로 하는 MOSFET의 제조방법.
  25. 반도체 기판의 상부애 게이트 산화막, 도핑된 폴리실리콘막 및 산화질화막을 소정 두께로 증착하는 단계; 상기 산화질화막 위에 제 1 감광막 마스크를 형성하여 노출된 산화질화막, 도핑된 폴리실리콘막을 순차적으로 식각하여 도핑된 폴리실리콘막의 소정 깊이까지 식각하고 감광막 마스크를 제거하는 단계; 드레인 전극이 형성될 영역을 제외한 영역에 소정의 제 2 감광막 마스크를 형성한 다음에 인 인자를 소정 농도와 소정 주임 에너지로서 이온 주입하여 N-영역을 형성하는 단계; 상기 제 2 감광막 마스크를 제거한 다음, 전면에 텅스텐 실리사이드를 소정 두께로 증착하고, 게이트 산화막이 노출될 때까지 비등방성 식각하여 상기 폴리실리콘 막의 측벽에 텅스텐 실리사이드 스페이서를 형성하는 단계; 전면에 비소 원자를 소정 농도와 소정의 주입에너지로서 이온 주입하여 N+영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOSFET의 제조방법.
  26. 제 25 항에 있어서, 상기 게이트 산화막은 100 내지 200Å의 범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  27. 제 25 항에 있어서, 상기 도핑된 폴리산화막은 1,000 내지 3,000Å 두께 범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  28. 제 25 항에 있어서, 상기 산화질화막은 500 내지 1,000Å두께범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  29. 제 25 항에 있어시, 상기 도핑된 폴리실리콘의 식각은 비등방성 과소식각법을 사용하는 것을 특징으로 하는 MOSFET의 제조방법.
  30. 제 25 항 또는 제 29 항에 있어서, 상기 폴리실리콘의 직각은 식각된 부위의 폴리실리콘막이 약 100내지 500Å 정도 남을 때까지 식각하는 것을 특징으로 하는 MOSFET의 제조방법.
  31. 제 25 항에 있어서, 상기 인 원자의 주입조건은 1×1011내지 1×1015인자/㎤의 농도와 30 내지 100 KeV의 주입 에너지로 하는 것을 특징으로 하는 MOSFET의 제조방법.
  32. 제 25 항에 있어서, 상기 텅스텐 실리사이드는 WF6및 SiH4가스를 공급하여 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  33. 제 25 항 또는 제 32 항에 있어서, 상기 텅스텐 실리사이드는 1,500 내지 3,500Å의 두께범위로 형성하는 것을 특징으로 하는 MOSFET의 제조방법.
  34. 제 25항에 있어서, 상기 텅스텐 실리사이드 스페이서 형성을 위한 비등방성 식각시 공급개개는 SF6및 Cl2인 것을 특징으로 하는 MOSFET의 제조방법.
  35. 제 25 항에 있어서, 상기 비소 인자의 주입조건은 1×1013내지 1×1017원자/㎤의 농도와 50 내지 120 KeV의 주입 에너지로 하는 것을 특징으로 하는 MOSFET의 제조방법.
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