KR100324300B1 - Logic circuit - Google Patents
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Abstract
본 발명은 외부로부터 인가되는 구동전압이 변화하더라도 회로 자체의 논리 임계전압은 일정하게 유지할 수 있는 로직 회로에 관한 것이다.The present invention relates to a logic circuit that can maintain a constant logic threshold voltage of the circuit itself even if the driving voltage applied from the outside is changed.
이를 위해 본 발명은 임의의 기준전압을 발생시키는 기준전압 발생기와; 소오스로 구동전압을 인가받고, 베이스로는 상기 기준전압 발생기에서 출력된 기준전압을 인가받으며, 입력된 전압신호의 전압레벨에 따라 온/오프 동작하는 하나 이상의 pMOS트랜지스터로 이루어진 pMOS트랜지스터군(群)과; 소오스로 접지전압을 인가받고 입력된 전압신호의 전압레벨에 따라 온/오프 동작하는 하나 이상의 nMOS트랜지스터로 이루어진 nMOS트랜지스터군(群)과; pMOS트랜지스터군(群)의 드레인단과 nMOS트랜지스터군(群)의 드레인단 사이에 병렬 또는 직렬로 연결되어, 게이트에 입력되는 전압레벨에 따라 온/오프 동작하는 하나 이상의 nMOS 또는 pMOS트랜지스터들로 이루어진 로직부를 포함하여 이루어지며,To this end, the present invention includes a reference voltage generator for generating an arbitrary reference voltage; A pMOS transistor group consisting of one or more pMOS transistors that receive a driving voltage through a source, receive a reference voltage output from the reference voltage generator, and operate on / off according to a voltage level of an input voltage signal. and; An nMOS transistor group comprising at least one nMOS transistor configured to receive a ground voltage through a source and operate on / off according to a voltage level of an input voltage signal; Logic consisting of one or more nMOS or pMOS transistors connected in parallel or in series between the drain terminal of the pMOS transistor group and the drain terminal of the nMOS transistor group and operating on or off depending on the voltage level input to the gate. Including wealth,
이에 따라, 회로에 인가되는 구동전압이 바뀌더라도 로직회로 자체의 로직 임계전압을 일정하게 유지하여 보다 안정적인 전압마진을 제공할 수 있는 효과가 있다.Accordingly, even when the driving voltage applied to the circuit is changed, the logic threshold voltage of the logic circuit itself is kept constant, thereby providing a more stable voltage margin.
Description
본 발명은 외부로부터 입력된 전압신호의 전압레벨에 따라 임의의 논리값을 갖는 전압신호를 출력하는 로직 회로에 관한 것으로 특히, 외부로부터 인가되는 구동전압이 변화하더라도 회로 자체의 논리 임계전압은 일정하게 유지할 수 있는 로직 회로에 관한 것이다.The present invention relates to a logic circuit for outputting a voltage signal having an arbitrary logic value according to the voltage level of an externally input voltage signal. In particular, the logic threshold voltage of the circuit itself remains constant even if the driving voltage applied from the outside is changed. It relates to a logic circuit that can be maintained.
이하, 가장 기본적인 로직 회로 중의 하나인 인버팅 로직 회로(이하 '인버터 회로'라 칭함)를 예로 들어 종래 로직 회로의 기술적 구성 및 동작을 설명하고 그에 따른 종래기술의 문제점을 지적한다.Hereinafter, the technical configuration and operation of the conventional logic circuit will be described using an inverting logic circuit (hereinafter, referred to as an “inverter circuit”), which is one of the most basic logic circuits, and the problems of the prior art will be pointed out accordingly.
도1은 일반적인 인버터 회로를 도시한 회로도이다.1 is a circuit diagram showing a general inverter circuit.
종래의 인버터 회로는 도1에 도시한 바와 같이, 구동전압(VCC)을 소오스(S)로 인가받고, 서브스트레이트(B :substrate.이하 '베이스'라 칭함)가 소오스(S)와 연결된 pMOS트랜지스터(PM)와; 소오스(S)가 접지(GND)와 연결되고, 베이스(B)가 소오스(S)와 연결된 nMOS트랜지스터(NM)를 서로 직렬 결합한 구성으로 이루어진다.In the conventional inverter circuit, as shown in FIG. 1, the pMOS transistor is connected to the source S by receiving the driving voltage VCC as the source S, and having a substrate B (hereinafter referred to as a base). (PM); The source S is connected to the ground GND, and the base B is configured in series with the nMOS transistor NM connected to the source S.
입력전압(Vin)을 외부로부터 두 MOS트랜지스터(PM, NM)의 게이트(G)에 공통으로 입력하면 각 MOS트랜지스터(PM, NM)가 교호로 온/오프 동작하게되며, 이에 따라 N노드는 입력전압(Vin)의 전압레벨과 반대되는 전압레벨의 전압을 출력(Vout)하게된다.When the input voltage Vin is input to the gates G of the two MOS transistors PM and NM in common from the outside, each of the MOS transistors PM and NM is alternately turned on and off. The voltage Vin outputs a voltage having a voltage level opposite to that of the voltage Vin.
이러한 인버터 회로의 입력전압(Vin)과 출력전압(Vout)의 관계를 도2에 도시하였다.The relationship between the input voltage Vin and the output voltage Vout of such an inverter circuit is shown in FIG.
입력전압(Vin)이 nMOS트랜지스터(NM)의 문턱전압(Vtn)보다 작은 경우에 해당하는 A영역에서는 pMOS트랜지스터(PM)는 턴 온(turn on)되고 nMOS트랜지스터(NM)는 턴 오프(turn off)되어 N노드를 통하여 구동전압(VCC)과 동일한 전압레벨을 출력하게된다.In region A, where the input voltage Vin is less than the threshold voltage Vtn of the nMOS transistor NM, the pMOS transistor PM is turned on and the nMOS transistor NM is turned off. The same voltage level as the driving voltage VCC is output through the N node.
입력전압(Vin)이 구동전압(VCC)과 pMOS트랜지스터(PM)의 문턱전압(Vtp: Vtp〈 0)의 합보다 큰 경우에 해당하는 C영역에서는 pMOS트랜지스터(PM)는 턴 오프(turn off)되고 nMOS트랜지스터(NM)는 턴 온(turn on)되어 N노드를 통하여 접지전압(GND)과 동일한 전압레벨을 출력하게된다.In the C region where the input voltage Vin is greater than the sum of the driving voltage VCC and the threshold voltage Vtp: Vtp <0 of the pMOS transistor PM, the pMOS transistor PM is turned off. The nMOS transistor NM is turned on to output the same voltage level as the ground voltage GND through the N node.
B영역은 pMOS트랜지스터(PM)와 nMOS트랜지스터(NM)가 모두 포화영역(saturation region)에서 동작하게 되는 구간으로, 이 때의 N노드의 전압은 pMOS트랜지스터(PM) 및 nMOS트랜지스터(NM)의 이득(gain factor: β)과 문턱전압(Vtp,Vtn)에 따라 결정된다.The B region is a section in which both the pMOS transistor (PM) and the nMOS transistor (NM) operate in a saturation region. The voltage of the N node at this time is the gain of the pMOS transistor (PM) and the nMOS transistor (NM). (gain factor: β) and the threshold voltage (Vtp, Vtn) is determined.
인버터의 경우 입력전압과 출력전압이 동일하게 되는 전압을 게이트 문턱전압(gate threshold voltage)이라 하며, 이는 이때의 입력전압을 기준으로 인버터 출력전압의 논리레벨이 '하이' 또는 '로우'로 결정되기 때문이다.In the case of the inverter, the voltage at which the input voltage and the output voltage are the same is called a gate threshold voltage. This means that the logic level of the inverter output voltage is determined as 'high' or 'low' based on the input voltage. Because.
이와 같이, 출력신호의 논리레벨을 결정하는 기준이 되는 입력신호의 전압을 이하, 그 로직 회로의 '로직 임계전압(Logic Vt)'이라 칭한다.As such, the voltage of the input signal serving as a reference for determining the logic level of the output signal is hereinafter referred to as "logic threshold voltage (Logic Vt)" of the logic circuit.
도1 및 도2에서, 입력전압이 B영역에 해당할 때 pMOS트랜지스터(PM)와 nMOS트랜지스터(NM)를 통하여 흐르는 전류(Idsp, Idsn)는 각각 아래 식으로 표현할 수 있다.1 and 2, the currents Idsp and Idsn flowing through the pMOS transistor PM and the nMOS transistor NM when the input voltage corresponds to the B region may be expressed by the following equations, respectively.
............................... (1) ............................... (One)
............................... (2) ............................... (2)
여기서,와은 각각 pMOS트랜지스터(PM)와 nMOS트랜지스터(NM)의 이득(gain factor)이며 이 값은 식3에 나타낸 바와 같이 모오스 트랜지스터의 채널의 폭(W)과 길이(L), 유전체의 유전율(ε)과 두께() 및 캐리어의 이동도(μ) 등에 관계된 값으로서 일정 상수(constant)로 볼 수 있다.here, Wow Are the gain factors of the pMOS transistor (PM) and nMOS transistor (NM), respectively, and the values are the width (W) and length (L) of the channel of the MOS transistor, and the dielectric constant (ε) of the MOS transistor, as shown in Eq. And thickness ) And the mobility μ of the carrier and the like, and can be seen as constants.
........................................... (3) ........................... (3)
그리고, 이 경우 pMOS트랜지스터(PM)를 통하여 흐르는 전류의 양과 nMOS트랜지스터(NM)를 통하여 흐르는 전류의 양은 동일()하므로, 식1과 식2를 정리하면 아래 식을 얻을 수 있다.In this case, the amount of current flowing through the pMOS transistor PM and the amount of current flowing through the nMOS transistor NM are equal to ( Therefore, the equations 1 and 2 can be summarized to obtain the following equations.
............ (4) ............ (4)
위 식4에서는 Vtp와 Vtn 및 β값이 일정하므로 구동전압(VCC)이 변하는 경우, 그 영향으로 인하여 로직 임계전압(Logic VT)이 변하게됨을 알 수 있다.In Equation 4, since the Vtp, Vtn, and β values are constant, when the driving voltage VCC is changed, it can be seen that the logic threshold voltage Logic V T is changed due to the influence.
예를 들어,이고인 경우라면 로직 임계전압(Logic VT)은 아래와 같이 얻어진다.E.g, ego In the case of the logic threshold voltage (Logic V T ) is obtained as follows.
....................................... (5) ..................... (5)
따라서, 인버터 회로의 구동전압(VCC)이 4V, 5V, 6V로 인가된 경우 이 인버터 회로의 로직 임계전압(Logic VT)은 각각 2.0V, 2.5V, 3.0V가 된다.Therefore, when the driving voltage VCC of the inverter circuit is applied at 4V, 5V, and 6V, the logic threshold voltages Logic V T of the inverter circuit are 2.0V, 2.5V, and 3.0V, respectively.
상술한 바와 같이, 종래의 로직 회로는 구동전압이 바뀌는 경우 로직 회로 자체의로직 임계전압마저 따라 변하게되는 단점이 있었다.As described above, the conventional logic circuit has a disadvantage in that the logic threshold voltage of the logic circuit itself changes when the driving voltage is changed.
도3은 종래 입력 버퍼링 기능을 갖는 로직 회로의 예를 도시한 회로도이다.3 is a circuit diagram showing an example of a logic circuit having a conventional input buffering function.
도3에서 도면 부호 1로 표시된 부분은 동작 제어기능이 추가된 인버팅 로직 회로(1)이다.In Fig. 3, the portion indicated by reference numeral 1 is an inverting logic circuit 1 to which an operation control function is added.
이 인버팅 로직 회로(1)는 도1에 도시한 인버터 회로에 입력신호(VIN)와는 무관한 출력을 갖도록 할 수 있는 기능을 추가로 구비한 로직 회로이다.This inverting logic circuit 1 is a logic circuit further provided with a function capable of having an inverter circuit shown in FIG. 1 having an output independent of the input signal VIN.
즉, 제어신호(Ctrl)가 '하이'레벨의 전압일 때는 nMOS트랜지스터(NM2)는 턴 온 되고 pMOS트랜지스터는 턴 오프 되어 N1노드의 전압은 입력전압(VIN)과 관계없이 항상 '로우'가 된다.That is, when the control signal Ctrl is at the 'high' level, the nMOS transistor NM2 is turned on and the pMOS transistor is turned off so that the voltage of the N1 node always becomes 'low' regardless of the input voltage VIN. .
그리고, 제어신호(Ctrl)가 '로우'레벨의 전압일 때는 nMOS트랜지스터(NM2)는 턴 오프 되고 pMOS트랜지스터는 턴 온 되어 인버터로 동작하게 된다.When the control signal Ctrl is at a low voltage, the nMOS transistor NM2 is turned off and the pMOS transistor is turned on to operate as an inverter.
이 때, 이 인버팅 로직 회로(1)에 공급되는 구동전압(VCC)이 4V, 5V, 6V인 경우에 대한 각각의 입/출력 전압특성의 시뮬레이션 결과를 도4에 도시하였다.4 shows simulation results of the input / output voltage characteristics of the case where the driving voltage VCC supplied to the inverting logic circuit 1 is 4V, 5V, and 6V.
도4의 시뮬레이션 결과에서 알 수 있듯이, 구동전압(VCC)의 변화량에 민감하게 로직 임계전압이 변하는 것을 알 수 있다.As can be seen from the simulation result of FIG. 4, it can be seen that the logic threshold voltage is sensitive to the amount of change in the driving voltage VCC.
표1은 인가된 구동전압(VCC)별 로직 임계전압을 표시하였다.Table 1 shows logic threshold voltages for each applied driving voltage VCC.
이상에서 보인 바와 같이, 종래의 로직 회로는 구동전압이 바뀌는 경우 로직 회로 자체의 로직 임계전압마저 이에 민감하게 변하게되어 안정적인 전압마진을 제공하기는 곤란한 문제점이 있었다.As described above, the conventional logic circuit has a problem that it is difficult to provide a stable voltage margin because the logic threshold voltage of the logic circuit itself is sensitively changed when the driving voltage is changed.
따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 소오스로 구동전압을 인가 받는 pMOS트랜지스터의 베이스에 일정한 기준전압을 인가하므로써, 공급전압이 바뀌는 경우 상기 pMOS트랜지스터의 문턱전압이 함께 변화하여 전체 회로의 로직 임계전압을 일정하게 유지할 수 있는 로직 회로를 제공하는데 그 목적이 있다.Therefore, the present invention has been proposed to solve the problems of the prior art, and by applying a constant reference voltage to the base of the pMOS transistor to which the driving voltage is applied to the source, when the supply voltage is changed, the threshold voltage of the pMOS transistor is together. It is an object of the present invention to provide a logic circuit that can be changed to maintain a constant logic threshold voltage of the entire circuit.
이와 같은 목적을 달성하기 위한 본 발명은 소오스단으로 구동전압(VCC)을 인가받고 게이트단으로는 외부로부터 전압신호를 입력받아 이 전압신호의 전압레벨에 따라 온/오프 동작하는 하나 이상의 pMOS트랜지스터로 이루어진 pMOS트랜지스터군(群)과; 소오스단으로 접지전압(GND)을 인가받고 게이트단으로는 외부로부터 인가되는 전압신호를 입력받아 이 전압신호의 전압레벨에 따라 온/오프 동작하는 하나 이상의 nMOS트랜지스터로 이루어진 nMOS트랜지스터군(群)과; 이 pMOS트랜지스터군(群)의 드레인단과 nMOS트랜지스터군(群)의 드레인단 사이에 병렬 또는 직렬로 연결되어, 게이트에 입력되는 전압레벨에 따라 온/오프 동작하는 하나 이상의 nMOS 또는 pMOS트랜지스터로 구성된 로직부로 이루어져 외부로부터 입력된 전압신호의 전압레벨에 따라 임의의 논리값을 갖는 전압을 출력하는 로직 회로에 있어서,In order to achieve the above object, the present invention provides one or more pMOS transistors that receive a driving voltage (VCC) to a source terminal and receive a voltage signal from an external source and operate on / off according to the voltage level of the voltage signal. A pMOS transistor group consisting of; NMOS transistor group consisting of one or more nMOS transistors receiving ground voltage GND from a source terminal and a voltage signal applied from the outside to a gate terminal, and operating on / off according to the voltage level of the voltage signal; ; Logic consisting of one or more nMOS or pMOS transistors connected in parallel or in series between the drain terminal of the pMOS transistor group and the drain terminal of the nMOS transistor group and operating on or off depending on the voltage level input to the gate. A logic circuit comprising a negative part and outputting a voltage having an arbitrary logic value according to a voltage level of an externally input voltage signal,
임의의 기준전압을 발생시키는 기준전압 발생기를 추가로 구비하여 여기서 발생된 기준전압(VREF)을 pMOS트랜지스터군(群)을 이루는 각 pMOS트랜지스터의 베이스단으로 인가되도록 구성하여 이루어진다.A reference voltage generator for generating an arbitrary reference voltage is further provided, and the generated reference voltage VREF is applied to the base terminal of each pMOS transistor constituting the pMOS transistor group.
도 1 은 종래의 일반적인 인버터를 도시한 회로도.1 is a circuit diagram showing a conventional general inverter.
도 2 는 종래 인버터의 입/출력 전압 특성을 도시한 그래프.Figure 2 is a graph showing the input / output voltage characteristics of a conventional inverter.
도 3 은 종래 입력 버퍼링 로직 회로를 도시한 회로도.3 is a circuit diagram illustrating a conventional input buffering logic circuit.
도 4 는 도3에 도시된 인버터의 입/출력 전압 특성을 도시한 그래프.FIG. 4 is a graph showing input / output voltage characteristics of the inverter shown in FIG.
도 5 는 본 발명에 따른 인버터를 도시한 회로도.5 is a circuit diagram showing an inverter according to the present invention.
도 6 은 본 발명에 따른 로직 회로의 실시예를 도시한 회로도.6 is a circuit diagram illustrating an embodiment of a logic circuit according to the present invention.
도 7 은 도6에 도시된 본 발명 실시예의 입/출력 전압 특성을 도시한 그래프.FIG. 7 is a graph showing the input / output voltage characteristics of the embodiment of the present invention shown in FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
2 : 비교전압 발생기 3 : pMOS트랜지스터군2: Comparative voltage generator 3: pMOS transistor group
4 : nMOS트랜지스터군 5 : 로직부4: nMOS transistor group 5: logic part
PM11,12, PMn : pMOS트랜지스터PM11,12, PMn: pMOS transistor
NM11~13 : nMOS트랜지스터NM11 ~ 13: nMOS transistor
VREF: 비교전압V REF : Comparative Voltage
이하, 첨부한 도5 내지 도7을 참조하여 본 발명의 기술적 구성 및 동작을 설명한다.Hereinafter, with reference to the accompanying Figures 5 to 7 will be described the technical configuration and operation of the present invention.
도5는 본 발명에 따른 인버터를 도시한 회로도이다.5 is a circuit diagram showing an inverter according to the present invention.
도5에 도시된 인버터와 도1에 도시된 종래의 인버터의 구성상 차이점은 구동전압(VCC)을 입력받는 pMOS트랜지스터(PMO)의 베이스(B)에 구동전압(VCC) 대신 기준전압(VREF)이 인가된다는 점이다. 이 기준전압(VREF)은 기준전압 발생기(2)에서 발생시킨 임의의 일정한 전압이다.The difference in configuration between the inverter shown in FIG. 5 and the conventional inverter shown in FIG. 1 is based on the reference voltage VREF instead of the driving voltage VCC at the base B of the pMOS transistor PMO receiving the driving voltage VCC. Is that it is applied. This reference voltage VREF is any constant voltage generated by the reference voltage generator 2.
따라서, 구동전압(VCC)이 변화하게되면 그 변화량만큼 pMOS트랜지스터(PMO)의 소오스(S)와 베이스(B)간의 전위차(Vsb) 또한 변화하게된다. 이는 결국 pMOS트랜지스터(PMO)의 문턱전압(Vtp)을 변화시키게된다.Accordingly, when the driving voltage VCC is changed, the potential difference Vsb between the source S and the base B of the pMOS transistor PMO is also changed by the amount of the change. This eventually changes the threshold voltage Vtp of the pMOS transistor PMO.
일반적으로, 모오스 트랜지스터의 문턱전압은 아래 식6과 같이 나타낼 수 있다.In general, the threshold voltage of the MOS transistor can be expressed by Equation 6 below.
..................................... (6) ..................... (6)
여기서,는 서브스트레이트 바이어스 효과에 관한 상수로서 아래 식7과 같이 결정되며 통상적으로 0.4 내지 1.2 정도의 값을 갖는다.here, Is a constant related to the substrate bias effect, which is determined as in Equation 7 below, and typically has a value of about 0.4 to 1.2.
..................................... (7) (7)
VT(0)는 소오스와 베이스간의 전위차가 0V일 때의 문턱전압이며, 실제 트랜지스터의 문턱전압(VT)은 소오스(S)와 베이스(B)간의 전위차(Vsb)에 비례하여 변하게된다.V T (0) is a threshold voltage when the potential difference between the source and the base is 0 V, and the actual threshold voltage V T of the transistor changes in proportion to the potential difference Vsb between the source S and the base B.
그러므로, 구동전압(VCC)이 변화하는 경우 본 발명에 따른 인버터 회로의 논리 임계전압(Logic VT)을 상술한 식4에 의해 계산하면 다음과 같은 결과를 예상할 수 있다.Therefore, when the driving voltage VCC is changed, the logic threshold voltage Logic V T of the inverter circuit according to the present invention can be calculated by the above Equation 4, and the following results can be expected.
즉, 식4에서 VCC가 ΔVCC만큼 증가하면 pMOS트랜지스터의 문턱전압(Vtp〈 0) 역시만큼 감소(-)하게되어 결국 상대적으로 더 낮은 입력전압(VIN)에서 인버터 출력의 논리레벨이 바뀌게되므로 구동전압(VCC)이 증가하더라도 인버터의 논리 임계전압의 변동폭을 줄이는 효과가 발생한다.That is, if VCC increases by ΔVCC in Equation 4, the threshold voltage of the pMOS transistor (Vtp <0) is also increased. As a result, the logic level of the inverter output is changed at a relatively lower input voltage VIN, so that the driving voltage VCC increases, thereby reducing the variation of the logic threshold voltage of the inverter.
도6은 상술한 본 발명의 기술사상을 도3에 도시한 종래 입력 버퍼링 기능을 갖는 로직 회로에 적용한 실시예의 회로도이며, 도7은 도6에 도시한 본 발명의 실시예의 시뮬레이션 결과를 도시한 그래프이다.FIG. 6 is a circuit diagram of an embodiment in which the above technical concept of the present invention is applied to a logic circuit having a conventional input buffering function shown in FIG. 3, and FIG. 7 is a graph showing a simulation result of the embodiment of the present invention shown in FIG. to be.
본 발명은 기준전압(VREF)을 발생시키는 기준전압 발생기(2)와; 소오스로 구동전압 (VCC)을 인가받고, 베이스로는 기준전압 발생기(2)에서 출력된 기준전압(VREF)을 인가받으며, 외부로부터 입력된 전압신호(VIN)의 전압레벨에 따라 온/오프 동작하는 하나 이상의 pMOS트랜지스터로 이루어진 pMOS트랜지스터군(群)(3)과; 소오스로 접지전압(GND)을 인가받고 외부로부터 입력된 전압신호(VIN,Ctrl)의 전압레벨에 따라 온/오프 동작하는 하나 이상의 nMOS트랜지스터로 이루어진 nMOS트랜지스터군(群)(4)과; pMOS트랜지스터군(群)(3)의 드레인단과 nMOS트랜지스터군(群)(4)의 드레인단 사이에 병렬 또는 직렬로 연결되어, 게이트에 입력되는 전압레벨에 따라 온/오프 동작하는 하나 이상의 nMOS 또는 pMOS트랜지스터들로 이루어진 로직부(5)를 포함하여 이루어진다.The present invention includes a reference voltage generator (2) for generating a reference voltage (VREF); The driving voltage VCC is applied to the source, the reference voltage VREF output from the reference voltage generator 2 is applied to the base, and the on / off operation is performed according to the voltage level of the voltage signal VIN input from the outside. A pMOS transistor group 3 consisting of one or more pMOS transistors; An nMOS transistor group 4 composed of one or more nMOS transistors which receive ground voltage GND as a source and operate on / off according to voltage levels of voltage signals VIN and Ctrl input from the outside; one or more nMOS connected in parallel or in series between the drain terminal of the pMOS transistor group 3 and the drain terminal of the nMOS transistor group 4 and operating on or off depending on the voltage level input to the gate; and a logic section 5 composed of pMOS transistors.
도6에 도시한 본 발명의 일 실시예에서는 pMOS트랜지스터군(群)(3)은 소오스로 구동전압(VCC)을 인가받고, 베이스로는 기준전압 발생기(2)에서 출력된 기준전압 (VREF)을 인가받으며, 게이트로 전압신호(VIN)를 입력받아 전압신호(VIN)의 전압레벨에 따라 온/오프 동작하는 pMOS트랜지스터(PM11)로 이루어지고,In the embodiment of the present invention shown in FIG. 6, the pMOS transistor group 3 receives the driving voltage VCC through the source, and the reference voltage VREF output from the reference voltage generator 2 as the base. Is applied to the gate, and receives the voltage signal (VIN) to the gate made of pMOS transistor (PM11) to operate on / off in accordance with the voltage level of the voltage signal (VIN),
nMOS트랜지스터군(群)(4)은 소오스는 접지와 연결되고, 게이트로 전압신호(VIN)를 입력받아 이 전압신호(VIN)의 전압레벨에 따라 온/오프 동작하는 nMOS트랜지스터 (NM11)와; 소오스는 접지와 연결되고, 드레인은 nMOS트랜지스터(NM11)의 드레인단과 연결되고, 게이트로는 외부에서 입력되는 또다른 전압신호인 제어신호(Ctrl)를 입력받아 이 제어신호(Ctrl)의 전압레벨에 따라 온/오프 동작하는 nMOS트랜지스터 (NM12)로 이루어지며,The nMOS transistor group 4 includes: an nMOS transistor NM11 whose source is connected to ground and which receives a voltage signal VIN as a gate and operates on / off according to the voltage level of the voltage signal VIN; The source is connected to ground, the drain is connected to the drain terminal of the nMOS transistor NM11, and the gate receives a control signal Ctrl, another voltage signal input from the outside, to the voltage level of the control signal Ctrl. NMOS transistor (NM12) that operates on / off accordingly.
로직부(5)는 소오스가 nMOS트랜지스터(NM11)의 드레인단과 연결되고, 베이스는 접지와 연결되고, 게이트로는 구동전압(VCC)이 인가되는 nMOS트랜지스터(NM13)와; 소오스는 pMOS트랜지스터(PM11)의 드레인단과 연결되고, 베이스로는 구동전압(VCC)이 인가되고, 게이트로는 제어신호(Ctrl)를 입력받아 이 제어신호(Ctrl)의 전압레벨에 따라 온/오프 동작하는 pMOS트랜지스터(PM12)로 이루어져,The logic unit 5 includes an nMOS transistor NM13 whose source is connected to the drain terminal of the nMOS transistor NM11, a base is connected to ground, and a driving voltage VCC is applied to the gate; The source is connected to the drain terminal of the pMOS transistor PM11, the driving voltage VCC is applied to the base, the control signal Ctrl is input to the gate, and the source is turned on / off according to the voltage level of the control signal Ctrl. It consists of a pMOS transistor (PM12) in operation,
pMOS트랜지스터(PM12)의 드레인단과 nMOS트랜지스터(NM13)의 드레인단이 서로 연결된 노드(N11)의 전압을 출력(Vout)하는 인버팅 로직 회로이다.The drain terminal of the pMOS transistor PM12 and the drain terminal of the nMOS transistor NM13 output an voltage Vout of the node N11 connected to each other.
이 인버팅 로직 회로에 구동전압(VCC)이 4V, 5V, 6V로 인가되는 경우의 입/출력신호의 파형을 나타낸 시뮬레이션 그래프를 도6에 도시하였다. 여기에 도시된 그래프는 비교신호 발생기(2)에서 4V의 비교신호(VREF)를 출력하는 경우의 결과를 도시하였다.FIG. 6 shows a simulation graph showing waveforms of input / output signals when the driving voltage VCC is applied at 4V, 5V, and 6V to the inverting logic circuit. The graph shown here shows the result when the comparison signal generator 2 outputs the comparison signal VREF of 4V.
도7의 시뮬레이션 결과에서 알 수 있듯이, 본 발명에 따른 인버팅 로직 회로는 구동전압(VCC)의 변화량에 관계없이 로직 임계전압이 일정하게 유지됨을 알 수 있다.As can be seen from the simulation result of FIG. 7, it can be seen that the inverting logic circuit according to the present invention maintains the logic threshold voltage constant regardless of the change amount of the driving voltage VCC.
표2는 인가된 구동전압(VCC)별 로직 임계전압을 표시하였다.Table 2 shows logic threshold voltages according to applied driving voltages VCC.
이상에서 설명한 본 발명은 단지 인버팅 로직 회로에만 국한되는 것이 아니라 본 발명의 로직부(5)와 pMOS트랜지스터군(群)(3) 및 nMOS트랜지스터군(群)(4) 등의 구성과 결합 상태를 적절히 변경하여 NAND, NOR 등등의 기타 로직 회로에도 용이하게 적용하여 동일한 효과를 기대할 수 있다. 도6에 도시한 pMOS트랜지스터(PMn)는 pMOS트랜지스터군(群)(3)을 다수의 pMOS트랜지스터로 병렬 구성하거나 또는 본 발명의 기술적내용을 이용하여 기타 로직회로를 구성할 수 있음을 암시하기위해 도시하였다.The present invention described above is not only limited to the inverting logic circuit, but also the configuration and coupling states of the logic unit 5, the pMOS transistor group 3, and the nMOS transistor group 4 of the present invention. Can be easily applied to other logic circuits such as NAND, NOR, etc., and the same effect can be expected. In order to imply that the pMOS transistor PMn shown in FIG. 6 can be configured in parallel with a plurality of pMOS transistor groups 3 or other logic circuits using the technical details of the present invention. Shown.
이상에서 보인 바와 같이, 본 발명에 따른 로직 회로는 구동전압이 바뀌더라도 로직 회로 자체의 로직 임계전압은 비교적 일정하게 유지할 수 있으며, 로직 회로 전체를 보다 안정적인 노이즈 마진으로 동작시키는 효과가 있다.As shown above, even if the driving voltage is changed, the logic circuit according to the present invention can maintain the logic threshold voltage of the logic circuit itself relatively constant, and the entire logic circuit has an effect of operating at a more stable noise margin.
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