KR100324017B1 - Voltage drop circuit - Google Patents
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Abstract
본 발명은 기준전압에 변화를 줄 수 있는 요소를 피드백시켜 안정된 기준전압을 생성하도록 된 전압 강하회로에 관한 것으로, 제1 전압을 출력시키는 기준전압 발생부와, 상기 기준전압 발생부로부터의 제1 전압을 증폭시키는 전압증폭부와, 상기 전압증폭부에서 출력되는 제 2전압을 입력받아 최종의 기준전압으로 만들어 출력시키되 상기 출력되는 최종의 기준전압의 전위변화분을 외부로부터의 인에이블신호에 따라 보상하여 안정되게 출력시키는 레벨보상부 및, 상기 레벨보상부에서 출력되는 기준전압을 내부전압으로 하여 내부회로로 보내는 액티브 드라이버를 구비함으로써, 액티브 드라이버의 인에이블신호에 의한 최종의 기준전압 레벨이 변화하는 것을 인에이블신호를 피드백시켜 만든 신호로 재차 최종의 기준전압을 최적의 레벨로 조절하여 외부의 어떠한 변화에도 변하지 않는 안정된 기준전압을 만들게 되고, 그에 따라 내부회로로 보내지는 내부전압도 안정된 값을 가지게 되어 반도체 소자의 동작 신뢰성을 향상시키게 된다.The present invention relates to a voltage drop circuit configured to generate a stable reference voltage by feeding back an element capable of changing the reference voltage. The present invention relates to a voltage drop circuit for outputting a first voltage, and a first voltage from the reference voltage generator. A voltage amplifier for amplifying a voltage and a second voltage outputted from the voltage amplifier are inputted to produce a final reference voltage, and outputted according to an enable signal from the outside. And a level compensator for compensating and stably outputting the data, and an active driver which sends the internal voltage as a reference voltage output from the level compensator to the internal circuit, whereby the final reference voltage level is changed by the enable signal of the active driver. This is a signal produced by feeding back the enable signal, and again adjusts the final reference voltage to the optimum level. W and create a stable reference voltage is constant for any changes in the outside, is also have a stable internal voltage value is sent to the internal circuit accordingly, thereby improving the operational reliability of the semiconductor device.
Description
본 발명은 전압 강하회로에 관한 것으로, 보다 상세하게는 보다 안정적인 기준전압을 만들어 낼 수 있도록 한 전압 강하회로에 관한 것이다.The present invention relates to a voltage drop circuit, and more particularly, to a voltage drop circuit that can produce a more stable reference voltage.
종래의 전압 강하회로는 도 1에 도시된 바와 같이 외부전압의 변동에도 불구하고 안정된 전압(vr1)을 출력시키는 기준전압 발생부(10)와, 전압분배기(R1, R2)에 의해 전압 분배된 기출력의 전압(vr2)을 피드백 입력받고 상기 기준전압 발생부(10)로부터의 전압(vr1)을 입력받아 비교/증폭시키는 비교기로 된 전압증폭부(12)와, 전압증폭부(12)로부터의 전압(vr2)를 입력받아 일대일 증폭하면서 전류능력을 증대시키는 전압팔로워(14) 및 전압팔로워(14)로부터의 기준전압(vr)을 입력받아 인에이블신호(act)에 따라 그 전압(vr)을 내부전압으로 하여 내부회로(18)로 보내는 액티브 드라이버(16)로 구성된다.In the conventional voltage drop circuit, as shown in FIG. 1, the voltage divided by the voltage divider R1 and R2 and the reference voltage generator 10 outputting a stable voltage vr1 despite the change in the external voltage. A voltage amplifying unit 12 and a voltage amplifying unit 12 which are feedback devices for receiving the voltage vr2 of the output and receiving and comparing / amplifying the voltage vr1 from the reference voltage generator 10; The voltage vr is input according to the enable signal act by receiving the voltage follower 14 and the reference voltage vr from the voltage follower 14 which increase the current capability while receiving the voltage vr2. It consists of the active driver 16 sent to the internal circuit 18 as an internal voltage.
도 2는 종래의 액티브 드라이버(16)의 내부회로도로서, 종래의 액티브 드라이버(16)는 인에이블신호(act)에 의해 상기 기준전압(vr)의 레벨이 변하게 된다.2 is an internal circuit diagram of a conventional active driver 16. In the conventional active driver 16, the level of the reference voltage vr is changed by an enable signal act.
다시 말해서, 액티브 드라이버(16)에서 인에이블신호(act)가 로직 로우에서 로직 하이로 천이될 때 NMOS트랜지스터(1)가 턴-온되어 노드(N1)가 접지레벨로 내려가고, 이때 그 노드(N1)와 NMOS트랜지스터(3)의 게이트 사이의 기생 캐패시터(도시 생략)에 의해 전압팔로워(14)로부터의 기준전압(vr)의 레벨도 함께 내려가게 된다. 이와 같이 기준전압(vr) 레벨이 내려갔을 때에는 전압팔로워(14)에서 빠른 시간에 제대로 된 전압으로 만들지 못하는 문제가 발생된다.In other words, when the enable signal act in the active driver 16 transitions from logic low to logic high, the NMOS transistor 1 is turned on so that the node N1 goes down to the ground level. The parasitic capacitor (not shown) between N1) and the gate of the NMOS transistor 3 also lowers the level of the reference voltage vr from the voltage follower 14. As such, when the reference voltage vr level is lowered, a problem occurs in which the voltage follower 14 cannot make a proper voltage in a short time.
그리고, 인에이블신호(act)가 로직 하이에서 로직 로우로 천이할 때에는 NMOS트랜지스터(1)이 턴-오프되고, PMOS트랜지스터(2)가 턴-온되어 노드(N1, N2)가 외부전압(Vext) 레벨로 상승된다. 이에 따라 그 노드(N2)와 NMOS트랜지스터(3)의 게이트 사이의 기생 캐패시터(도시 생략)에 의해 전압팔로워(14)로부터의기준전압(vr) 레벨도 상승하게 된다. 이 경우에도 전압팔로워(14)에서 빠른 시간에 제대로 된 전압으로 만들지 못하는 문제가 발생된다.When the enable signal act transitions from logic high to logic low, the NMOS transistor 1 is turned off, and the PMOS transistor 2 is turned on so that the nodes N1 and N2 are external voltage Vext. ) Is raised to the level. As a result, the parasitic capacitor (not shown) between the node N2 and the gate of the NMOS transistor 3 also raises the reference voltage vr level from the voltage follower 14. Even in this case, there is a problem that the voltage follower 14 cannot make a proper voltage in a short time.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 기준전압에 변화를 줄 수 있는 요소를 피드백시켜 안정된 기준전압을 생성하도록 된 전압 강하회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a voltage drop circuit configured to generate a stable reference voltage by feeding back an element capable of changing the reference voltage.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 전압 강하회로는,In order to achieve the above object, a voltage drop circuit according to a preferred embodiment of the present invention,
제1 전압을 출력시키는 기준전압 발생부과,A reference voltage generator for outputting a first voltage;
상기 기준전압 발생부으로부터의 제1 전압을 증폭시키는 전압증폭부과,A voltage amplifier for amplifying a first voltage from the reference voltage generator;
인에이블신호의 상승엣지 및 하강 엣지를 검출하여 상승엣지 검출신호 및 하강엣지 검출신호를 출력하는 검출부와,A detector for detecting a rising edge and a falling edge of the enable signal and outputting a rising edge detection signal and a falling edge detection signal;
상기 전압증폭부에서 출력되는 제 2전압을 입력받아 최종의 기준전압으로 만들어 출력시키되, 상기 검출부로부터의 상승엣지 검출신호 및 하강 엣지 검출신호에 따라 최종의 기준전압의 전위변화분을 조정하는 기준전압 조정부와,The second voltage outputted from the voltage amplifier is input to make a final reference voltage, and is outputted. The reference voltage adjusts the potential change of the final reference voltage according to the rising edge detection signal and the falling edge detection signal from the detection unit. With the adjustment unit,
상기 최종의 기준전압과 상기 인에이블신호를 입력받아 내부전압을 발생시키는 액티브 드라이버를 구비한 것을 특징으로 한다.And an active driver configured to receive the final reference voltage and the enable signal to generate an internal voltage.
도 1은 종래의 전압 강하회로의 블록 구성도.1 is a block diagram of a conventional voltage drop circuit.
도 2는 도 1에 도시된 액티브 드라이버의 내부 회로도.2 is an internal circuit diagram of the active driver shown in FIG.
도 3은 본 발명의 실시예에 따른 전압 강하회로의 블록 구성도.Figure 3 is a block diagram of a voltage drop circuit according to an embodiment of the present invention.
도 4는 도 3에 도시된 클럭발생부의 내부 회로도.FIG. 4 is an internal circuit diagram of the clock generator of FIG. 3. FIG.
도 5는 도 4의 클럭발생부의 타이밍도.5 is a timing diagram of a clock generator of FIG. 4.
도 6은 도 3에 도시된 기준전압 조정부의 내부 회로도.FIG. 6 is an internal circuit diagram of the reference voltage adjusting unit shown in FIG. 3.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
10 : 기준전압 발생부 12 : 전압증폭부10: reference voltage generator 12: voltage amplifier
14 : 전압팔로워(Voltage Follower) 16 : 액티브 드라이버14: Voltage Follower 16: Active Driver
18 : 내부회로 20 : 레벨보상부18: internal circuit 20: level compensator
22 : 검출부 24 : 기준전압 조정부22 detection unit 24 reference voltage adjusting unit
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 전압 강하회로의 블록 구성도이다.3 is a block diagram of a voltage drop circuit according to an exemplary embodiment of the present invention.
본 발명의 전압 강하회로는 외부전압의 변동에도 불구하고 안정된 제1 전압 (vr1)을 출력시키는 기준전압 발생부(10)와, 상기 기준전압 발생부(10)에서 출력되는 제1 전압(vr1)을 하나의 입력단으로 입력받고 전압분배기(R1, R2)에 의해 전압분배된 기출력의 제 2전압(vr2)을 다른 입력단으로 피드백 입력받아 비교 및 증폭시키는 비교기로 된 전압증폭부(12)와, 상기 전압증폭부(12)에서 출력되는 제 2전압(vr2)을 입력받아 최종의 기준전압(vr)으로 만들어 출력시키는데, 상기 출력되는 최종의 기준전압(vr)의 전위변화분을 외부로부터의 인에이블신호(act)에 따라 보상하여 안정되게 출력시키는 레벨보상부(20)와, 상기 레벨보상부(20)에서 출력되는 최종의 기준전압(vr)을 내부전압으로 하여 내부회로(18)로 보내는 액티브 드라이버(16)를 구비한다.The voltage drop circuit of the present invention includes a reference voltage generator 10 for outputting a stable first voltage vr1 despite a change in an external voltage, and a first voltage vr1 output from the reference voltage generator 10. A voltage amplifier unit 12 comprising a comparator for inputting one input terminal and comparing and amplifying a second output voltage vr2 of a pre-output, which is divided by voltage dividers R1 and R2, to another input terminal; The second voltage vr2 output from the voltage amplifier 12 is input to make a final reference voltage vr, and outputs the potential change of the final reference voltage vr output from the outside. A level compensator 20 for compensating and stably output according to the enable signal act and a final reference voltage vr outputted from the level compensator 20 are sent to the internal circuit 18 as an internal voltage. The active driver 16 is provided.
상기 레벨보상부(20)는 상기 액티브 드라이버(16)로 입력되는 인에이블신호 (act)를 입력받아 그 인에이블신호(act)의 상승엣지 및 하강엣지부분을 검출하여 상승 및 하강 엣지 검출신호들을 출력하는 검출부(22)와, 상기 전압증폭부(12)로부터의 제2 전압(vr2)을 입력받아 최종의 기준전압(vr)으로 만들어 출력시킬 때 상기 검출부(22)로부터의 상승 및 하강엣지 검출신호에 따라 최종의 기준전압(vr)의 전위변화분을 조정하는 기준전압 조정부(24)로 구성된다.The level compensator 20 receives an enable signal act input to the active driver 16 and detects rising and falling edge portions of the enable signal act to detect rising and falling edge detection signals. Detection of the rising and falling edges from the detection unit 22 when receiving the output of the detection unit 22 and the second voltage vr2 from the voltage amplification unit 12 and outputting the final reference voltage vr. And a reference voltage adjusting unit 24 for adjusting the potential change of the final reference voltage vr in accordance with the signal.
상기 검출부(22)는 도 4에 도시된 바와 같이 상호 직렬로 접속된 홀수개의 인버터(I1, I2, I3)를 갖추고서 입력되는 인에이블신호(act)를 일정시간 지연시켜 상기 인에이블신호(act)에 대한 신호천이 검출구간을 발생시키는 지연소자(30)와,하나의 입력단으로 상기 인에이블신호(act)를 직접 입력받고 다른 입력단으로는 상기 지연소자(30)의 지연신호를 입력받아 상기 인에이블신호(act)의 상승엣지(rising edge)부분을 검출하고 상승엣지 검출신호(vr_p)를 출력하는 2입력 낸드게이트로 된 제 1논리연산소자(32)와, 하나의 입력단으로 상기 인에이블신호(act)를 직접 입력받고 다른 입력단으로는 상기 지연소자(30)의 지연신호를 입력받아 상기 인에이블신호(act)의 하강엣지(falling edge)부분을 검출하고 하강엣지 검출신호(vr_n)를 출력하는 2입력 노어게이트로 된 제 2논리연산소자(34)로 구성된다.As illustrated in FIG. 4, the detector 22 includes an odd number of inverters I1, I2, and I3 connected in series to each other, and delays the enable signal act for a predetermined time, thereby enabling the enable signal act. Delay element 30 for generating a signal transition detection interval for the signal input signal, and the enable signal act is directly input to one input terminal, and the delay signal of the delay element 30 is input to the other input terminal. A first logic operation element 32 having a two-input NAND gate that detects a rising edge of the enable signal act and outputs a rising edge detection signal vr_p, and the enable signal at one input terminal; (act) is directly input to the other input terminal receives the delay signal of the delay element 30 to detect the falling edge (falling edge) portion of the enable signal (act) and outputs the falling edge detection signal (vr_n) Logical logic with a two-input NOR gate It is composed of an oxygen atom 34.
이와 같이 구성된 상기 검출부(22)에 따르면, 도 5에 도시된 바와 같이 인에이블신호(act)가 로직로우에서 로직하이로 천이될 때 낸드게이트(32)의 제 1입력단으로는 로직하이의 인에이블신호(act)가 직접 입력되고 제2입력단으로는 지연소자(30)에 의한 지연동작이 완료되지 않았기 때문에 이전에 설정된 로직하이의 신호가 입력되므로, 상기 낸드게이트(32)에서는 로직로우의 상승엣지 검출신호(vr_p)를 출력하게 된다. 이 로직로우의 하강엣지 검출신호(vr_p)의 펄스폭은 지연소자(30)의 지연시간에 의해 결정된다. 즉, 상기 로직로우에서 로직하이로 천이된 인에이블신호(act)가 지연소자(30)로 입력되어 완전히 지연된 후 로직로우의 신호로서 낸드게이트(32)의 제2 입력단으로 입력되면 상기 로직로우의 상승엣지 검출신호(vr_p)는 로직하이상태로 바뀐다.According to the detection unit 22 configured as described above, as shown in FIG. 5, when the enable signal act transitions from logic low to logic high, the logic high is enabled to the first input terminal of the NAND gate 32. Since the signal act is directly input and the delay operation by the delay element 30 is not completed at the second input terminal, a signal of a logic high previously set is input. Therefore, the rising edge of the logic low at the NAND gate 32 is input. The detection signal vr_p is output. The pulse width of the falling edge detection signal vr_p of this logic low is determined by the delay time of the delay element 30. That is, when the enable signal act transitioned from the logic low to the logic high is input to the delay element 30 and completely delayed, and then input to the second input terminal of the NAND gate 32 as a logic low signal, The rising edge detection signal vr_p changes to a logic high state.
그리고, 상기 인에이블신호(act)가 로직하이에서 로직로우로 천이될 때 노어게이트(34)의 제1 입력단으로는 로직로우의 인에이블신호(act)가 직접 입력되고제2 입력단으로는 지연소자(30)에 의한 지연동작이 완료되지 않았기 때문에 이전에 설정된 로직로우의 신호가 입력되므로, 상기 낸드게이트(32)에서는 로직하이의 하강엣지 검출신호(vr_n)를 출력하게 된다. 이 로직하이의 하강엣지 검출신호(vr_n)의 펄스폭은 지연소자(30)의 지연시간에 의해 결정된다. 즉, 상기 로직하이에서 로직로우로 천이된 인에이블신호(act)가 지연소자(30)로 입력되어 완전히 지연된 후 로직하이의 신호로서 노어게이트(32)의 제2 입력단으로 입력되면 상기 로직하이의 하강엣지 검출신호(vr_n)는 로직로우상태로 바뀐다.When the enable signal act transitions from logic high to logic low, the enable signal act of logic low is directly input to the first input terminal of the NOR gate 34 and the delay element is input to the second input terminal. Since the delay operation by 30 is not completed, the logic low signal is set previously, and the NAND gate 32 outputs the falling edge detection signal vr_n of logic high. The pulse width of the falling edge detection signal vr_n of this logic high is determined by the delay time of the delay element 30. That is, when the enable signal act transitioned from the logic high to the logic low is input to the delay element 30 and completely delayed, and then input to the second input terminal of the NOR gate 32 as a signal of logic high, the logic high The falling edge detection signal vr_n changes to a logic low state.
한편 본 발명에서의 검출부(22)는 지연소자(30), 제 1논리연산소자(32), 및 제2 논리연산소자(34)로 구성되었는데, 만일 인에이블신호(act)의 상승/하강 엣지부분을 검출할 수 있는 로직이라면 다른 구성으로 구현시켜도 무방하다.On the other hand, the detector 22 of the present invention is composed of a delay element 30, the first logical operation element 32, and the second logic operation element 34, if the rising / falling edge of the enable signal (act) Any logic that can detect a part can be implemented in other configurations.
도 3에서 기준전압 조정부(24)는 도 6에 도시된 바와 같이 구성되는데, 종래의 전압팔로워의 구성과 대부분 동일하고, 다만 차이나는 점은 최종의 기준전압(vr) 레벨이 내려갔을 때 검출되는 상기 검출부(22)에서의 상승엣지 검출신호(vr_p)에 의해 인에이블되어 상기 최종의 기준전압(vr)의 하강분을 보상해 주는 제1 보상소자와, 최종의 기준전압(vr) 레벨이 상승하였을 때 검출되는 상기 검출부(22)에서의 하강엣지 검출신호(vr_n)에 의해 인에이블되어 상기 최종의 기준전압(vr)의 상승분을 보상해 주는 제2 보상소자가 추가로 구비된다는 점이 차이난다.In FIG. 3, the reference voltage adjusting unit 24 is configured as shown in FIG. 6, which is mostly the same as that of the conventional voltage follower, except that the difference is detected when the final reference voltage vr level is lowered. A first compensation element enabled by the rising edge detection signal vr_p in the detection unit 22 to compensate for the falling portion of the final reference voltage vr, and a final reference voltage vr level up The difference is that the second compensation element is enabled by the falling edge detection signal vr_n detected by the detection unit 22 to compensate for the increase of the final reference voltage vr.
상기 제 1보상소자는 외부전압단(Vext)에 소오스가 접속된 PMOS트랜지스터 (P3)의 드레인에 소오스가 접속되고 드레인은 최종의 기준전압(vr)을 출력하는 노드(N3)에 접속되며 게이트로는 상승엣지 검출신호(vr_p)를 입력받는 PMOS트랜지스터(P2)이고, 상기 제 2보상소자는 드레인이 상기 노드(N3)에 접속되고 소오스가 접지단(qvss)에 접속되며 게이트로는 하강엣지 검출신호(vr_n)를 입력받는 NMOS트랜지스터(M1)이다.The first compensating element is connected to a gate of a node of a PMOS transistor P3 having a source connected to an external voltage terminal Vext, and a drain of which is connected to a node N3 that outputs a final reference voltage vr. Is a PMOS transistor P2 receiving the rising edge detection signal vr_p, the second compensation element has a drain connected to the node N3, a source connected to a ground terminal qvss, and a falling edge detected as a gate. The NMOS transistor M1 receives the signal vr_n.
이어 상기와 같이 구성된 본 발명의 실시예에 따른 전압 강하회로의 동작에 대해 설명하면 다음과 같다.Next, the operation of the voltage drop circuit according to the embodiment of the present invention configured as described above is as follows.
기준전압 발생부(10)에서 출력되는 제1 전압(vr1)은 전압증폭부(12)에 의해 제 2전압(vr2)으로 증폭되어 레벨보상부(20)로 입력되는데, 이 레벨보상부(20)에서는 인에이블신호(act)를 이용하여 상승엣지 검출신호(vr_p)와 하강엣지 검출신호(vr_n)를 생성하는 검출부(22)에서의 신호를 기준전압 조정부(24)의 입력으로 하여 가장 안정된 최종의 기준전압(vr)을 액티브 드라이버(16)로 보내고, 그 액티브 드라이버(16)는 입력된 최종의 기준전압(vr)을 내부전압으로 하여 내부회로(18)로 제공한다.The first voltage vr1 output from the reference voltage generator 10 is amplified by the voltage amplifier 12 into the second voltage vr2 and input to the level compensator 20, which is supplied to the level compensator 20. ), The signal from the detector 22 which generates the rising edge detection signal vr_p and the falling edge detection signal vr_n using the enable signal act is input to the reference voltage adjusting unit 24. The reference voltage vr is sent to the active driver 16, and the active driver 16 provides the inputted final reference voltage vr as the internal voltage to the internal circuit 18.
여기서, 상기 최종의 기준전압(vr)을 가장 안정되게 조정하는 동작에 대해 상세히 설명하면, 종래기술(도 2 참조)에서 설명한 바와 같이 액티브 드라이버(16)에서 인에이블신호(act)가 로직 로우에서 로직 하이로 천이될 때 NMOS트랜지스터(1)가 턴-온되어 노드(N1)가 접지레벨로 내려가고 이때 최종의 기준전압(vr)의 레벨도 함께 내려가고, 인에이블신호(act)가 로직 하이에서 로직 로우로 천이할 때에는 NMOS트랜지스터(1)이 턴-오프되고 PMOS트랜지스터(2)가 턴-온되어 노드(N1, N2)가 외부전압(Vext) 레벨로 상승되며 이때 최종의 기준전압(vr) 레벨도 상승하게 됨을 알 수 있다.Herein, the operation of adjusting the final reference voltage vr in the most stable manner will be described in detail. As described in the related art (refer to FIG. 2), the enable signal act in the active driver 16 is set at a logic low level. When transitioning to logic high, the NMOS transistor 1 is turned on to bring the node N1 down to the ground level. At this time, the level of the final reference voltage vr is also lowered, and the enable signal act is logic high. Transition to logic low at NMOS transistor 1 is turned off and PMOS transistor 2 is turned on so that nodes N1 and N2 are raised to external voltage Vext level. The level also increases.
따라서, 본 발명에서는 상기 인에이블신호(act)를 이용해서 최종의 기준전압 (vr)의 레벨을 제어하는 신호를 만들어 기준전압 조정부(24)에 입력신호로 사용하여 최종의 기준전압(vr)을 조절하게 된다.Accordingly, in the present invention, a signal for controlling the level of the final reference voltage vr is generated using the enable signal act, and used as an input signal to the reference voltage adjusting unit 24 to use the final reference voltage vr. Will be adjusted.
즉, 초기의 인에이블신호(act)가 로직로우상태일 경우 상기 상승엣지 검출신호(vr_p)는 로직하이로 있다가 그 인에이블신호(act)가 로직하이로 천이되면 낸드 게이트(32)는 그 상승엣지 검출신호(vr_p)를 로직로우로 만든다. 이 로직로우의 상승엣지 검출신호(vr_p)의 펄스폭은 지연소자(30)의 지연시간에 의해 결정된다.That is, when the initial enable signal act is in a logic low state, the rising edge detection signal vr_p remains logic high. When the enable signal act transitions to logic high, the NAND gate 32 The rising edge detection signal vr_p is made logic low. The pulse width of the rising edge detection signal vr_p of the logic low is determined by the delay time of the delay element 30.
이와 같이 상기 상승엣지 검출신호(vr_p)가 로직로우로 되면 이 신호는 기준전압 조정부(24)의 제1 보상소자로서의 PMOS트랜지스터(P2)의 게이트로 입력되어 그 PMOS 트랜지스터(P2)를 턴-온시킨다. 그에 따라, 인에이블신호(act)가 로직로우에서 로직하이로 천이됨에 따라 레벨 하강되는 최종의 기준전압(vr)의 레벨을 상승시켜 가장 최적의 레벨로 만들게 된다. 이러한 최종의 기준전압(vr)의 레벨상승동작은 인에이블신호(act)가 로직로우에서 로직하이로 천이하는 소정시간 동안만 동작한다.As such, when the rising edge detection signal vr_p becomes logic low, the signal is input to the gate of the PMOS transistor P2 serving as the first compensation element of the reference voltage adjusting unit 24 to turn on the PMOS transistor P2. Let's do it. Accordingly, as the enable signal act transitions from logic low to logic high, the level of the final reference voltage vr, which is level down, is increased to make the most optimal level. The level increase operation of the final reference voltage vr operates only for a predetermined time when the enable signal act transitions from logic low to logic high.
그리고, 상기 인에이블신호(act)가 로직로우상태로 있거나 로직로우에서 로직하이로 천이하였을 경우 상기 하강엣지 검출신호(vr_n)는 계속 로직로우로 있고, 그 인에이블신호(act)가 로직하이에서 로직로우로 천이되면 낸드 게이트(32)는 그 하강엣지 검출신호(vr_n)를 로직하이로 만든다. 이 로직하이의 하강엣지 검출신호(vr_n)의 펄스폭은 지연소자(30)의 지연시간에 의해 결정된다.When the enable signal act is in a logic low state or transitions from logic low to logic high, the falling edge detection signal vr_n remains logic low, and the enable signal act is in logic high. When transitioned to logic low, the NAND gate 32 makes the falling edge detection signal vr_n logic high. The pulse width of the falling edge detection signal vr_n of this logic high is determined by the delay time of the delay element 30.
이와 같이 상기 하강엣지 검출신호(vr_n)가 로직하이로 되면 이 신호는 기준전압 조정부(24)의 제 2보상소자로서의 NMOS트랜지스터(M1)의 게이트로 입력되어 그 NMOS트랜지스터(M1)를 턴-온시킨다. 그에 따라, 인에이블신호(act)가 로직하이에서 로직로우로 천이됨에 따라 레벨상승되는 최종의 기준전압(vr)의 레벨을 하강시켜 가장 최적의 레벨로 만들게 된다. 이러한 최종의 기준전압(vr)의 레벨하강동작은 인에이블신호(act)가 로직하이에서 로직로우로 천이하는 소정시간 동안만 동작한다.As such, when the falling edge detection signal vr_n becomes logic high, the signal is input to the gate of the NMOS transistor M1 as the second compensating element of the reference voltage adjusting unit 24, and the NMOS transistor M1 is turned on. Let's do it. Accordingly, as the enable signal act transitions from logic high to logic low, the level of the final reference voltage vr, which rises in level, is lowered to the most optimal level. This final level-down operation of the reference voltage vr operates only for a predetermined time when the enable signal act transitions from logic high to logic low.
이상 설명한 바와 같은 본 발명에 의하면, 액티브 드라이버의 인에이블신호에 의한 최종의 기준전압 레벨이 변화하는 것을 인에이블신호를 피드백시켜 만든 신호로 재차 최종의 기준전압을 최적의 레벨로 조절함으로써 외부의 어떠한 변화에도 변하지 않는 안정된 기준전압을 만들게 되고, 그에 따라 내부회로로 보내지는 내부전압도 안정된 값을 가지게 되어 반도체 소자의 동작신뢰성을 향상시키게 된다.According to the present invention as described above, a signal produced by feeding back the enable signal to the change of the final reference voltage level caused by the enable signal of the active driver is further adjusted by adjusting the final reference voltage to an optimum level. A stable reference voltage which does not change even with a change is made, and accordingly, the internal voltage sent to the internal circuit also has a stable value, thereby improving operation reliability of the semiconductor device.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.
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