KR100319750B1 - Nonvolatile ferroelectric memory device and operating method thereof - Google Patents
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Abstract
본 발명의 목적은 '제1상태' 및 '제2상태'의 정보를 프로그램할 때 1개의 셀만을 독립적으로 선택할 수 있고 드레인 디스터브(Disturb)가 발생하지 않는, 1T형 강유전체 메모리 장치의 셀 어레이 구조와 그의 구동 방법을 제공하고자 하는 것으로, 이를 위한 본 발명의 강유전체 메모리 장치는, 강유전체 트랜지스터를 셀로서 구비한 비휘발성 강유전체 메모리 장치에 있어서, 로우(row)와 컬럼(column) 방향으로 매트릭스 배열된 다수의 강유전체 트랜지스터 셀; 각 로우 방향의 상기 강유전체 트랜지스터들의 각 게이트전극에 공통 접속된 다수의 워드라인; 각 컬럼 방향의 상기 강유전체 트랜지스터들의 일측접합에 공통 접속된 다수의 소스라인; 각 컬럼 방향의 상기 강유전체 트랜지스터들의 타측접합에 공통 접속된 다수의 비트라인; 및 각 칼럼 방향의 상기 강유전체 트랜지스터들의 웰에 공통 접속된 다수의 웰라인을 포함하며, 상기 웰라인은 이웃하는 컬럼의 웰라인과 서로 전기적으로 분리된 것을 특징으로 한다.An object of the present invention is a cell array structure of a 1T type ferroelectric memory device in which only one cell can be independently selected when programming information of a 'first state' and a 'second state', and no drain disturb occurs. To provide a method of driving the same, a ferroelectric memory device of the present invention, in the non-volatile ferroelectric memory device having a ferroelectric transistor as a cell, a plurality of matrix array in the row (row) and column (column) direction Ferroelectric transistor cells; A plurality of word lines commonly connected to respective gate electrodes of the ferroelectric transistors in each row direction; A plurality of source lines commonly connected to one side junctions of the ferroelectric transistors in each column direction; A plurality of bit lines commonly connected to the other side junctions of the ferroelectric transistors in each column direction; And a plurality of well lines commonly connected to wells of the ferroelectric transistors in each column direction, wherein the well lines are electrically separated from each other in the well lines of neighboring columns.
Description
본 발명은 비휘발성 강유전체 메모리 장치에 관한 것으로, 특히 1개의 강유전체 트랜지스터에 1비트(bit)의 정보를 기억하는 1 트랜지스터형(이하 '1T형'이라한다) 강유전체 메모리 장치의 셀 어레이 구조 및 각 셀에 데이터를 프로그램 및 판독(Program/Erase and Read) 하기 위한 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile ferroelectric memory device, and more particularly, to a cell array structure and each cell of a single transistor type (hereinafter referred to as '1T type') ferroelectric memory device that stores one bit of information in one ferroelectric transistor. The present invention relates to a driving method for program / erase and read data.
비휘발성 강유전체 메모리 장치는 전원을 끊어도 분극전하가 보존되는 강유전체의 전압과 저장 전하간의 이력(hysteresis)특성을 이용한 것으로, 잘 알려진 바와 같이, 강유전체 박막 구조의 커패시터를 사용하는 것과 강유전체 트랜지스터를 사용하는 것이 있다.The nonvolatile ferroelectric memory device utilizes the hysteresis characteristic between the voltage and the storage charge of the ferroelectric in which the polarization charge is preserved even when the power supply is turned off. have.
도1은 강유전체 트랜지스터의 게이트 전압(VGS)과 드레인 전류(IDS)간의 일반적인 특성 곡선을 보여주고 있다. 도1의 강유전체 트랜지스터가 게이트 전압 인가 방향에 대하여 드레인 전류가 이력 특성을 갖는 이유는 도2에서와 같이 트랜지스터의 게이트로 쓰이는 강유전체 박막의 전하-전압 특성의 이력 특성 때문이다. 강유전체 박막의 분극상태가 양 전극간에 인가되었던 전압의 이력 특성에 의하여 '제1상태' 또는 '제2상태'로 된다. 강유전체 트랜지스터에서는 게이트의 강유전체 박막이 '제1상태' 또는 '제2상태'인가에 의하여 문턱전압이 변화하므로 게이트 전압과 드레인 전류의 특성이 도1에 보이는 것과 같은 이력특성을 갖는 것이다.FIG. 1 shows a general characteristic curve between gate voltage V GS and drain current I DS of a ferroelectric transistor. The reason why the drain current has a hysteretic characteristic with respect to the gate voltage application direction of the ferroelectric transistor of FIG. 1 is because of the hysteretic characteristic of the charge-voltage characteristic of the ferroelectric thin film used as the gate of the transistor as shown in FIG. The polarization state of the ferroelectric thin film becomes 'first state' or 'second state' by the hysteresis characteristic of the voltage applied between both electrodes. In the ferroelectric transistor, the threshold voltage changes depending on whether the ferroelectric thin film of the gate is in the 'first state' or 'second state', so that the characteristics of the gate voltage and the drain current have hysteresis characteristics as shown in FIG.
도3에는 종래기술에 따른 1T형 강유전체 메모리 어레이가 되시되어 있는 바, 도3을 참조하면, 로우(row) 방향으로 다수의 워드라인(W/L)이 형성되고, 컬럼(column) 방향으로 다수의 소스라인(S/L) 및 다수의 비트라인(B/L)이 형성되어, 그 교차하는 부분에서 상기 워드라인에 자신의 게이트가 접속되고 자신의 드레인이 상기 비트라인에 접속되며 자신의 소스가 상시 소스라인에 접속되는 하나의 강유전체 트랜지스터가 단위셀을 구성하므로써, 매트릭스 어레이를 이루고 있다.여기서 주목하여야 할 것은 종래의 1T형 강유전체 메모리 어레이는 각 단위셀의 강유전체 트랜지스터가 모두 하나의 웰에 형성되어, 웰 전압(Vwell)이 각 셀마다 독립적으로 인가될 수 없다는 것이다.3 illustrates a 1T type ferroelectric memory array according to the related art. Referring to FIG. 3, a plurality of word lines W / L are formed in a row direction, and a plurality of word lines W / L are formed in a column direction. Source lines S / L and a plurality of bit lines B / L are formed so that their gates are connected to the word lines at their intersections, their drains are connected to the bit lines, and their sources One ferroelectric transistor connected to the source line always constitutes a unit cell, forming a matrix array. It should be noted that in the conventional 1T type ferroelectric memory array, all ferroelectric transistors of each unit cell are formed in one well. In other words, the well voltage Vwell cannot be independently applied to each cell.
이러한 구조에서 선택된 셀을 '제1상태'로 프로그램 하기 위해서는 도4a에 도시된 바와같이 원하는 워드라인(강유전체 트랜지스터의 게이트)에 VDD 전압을 인가하고 비트라인(강유전체트랜지스터의 드레인)과 소스라인(강유전체 트랜지스터의 소스)에 0의 전압을 인가한다. 비선택 셀에는 '제1상태'의 프로그램 방지를 위하여 도4c에 도시된 바와같이 소스라인과 비트라인에 VDD의 전압을 인가한다. 이 경우 도4d와 같이 워드라인에 0의 전압이 인가되고 소스 및 드레인에 VDD가 인가된 비선택 셀에서는 드레인 디스터브(Drain Disturb) 현상이 발생된다. 또한, 선택된 셀을 '제2상태'로 프로그램하기 위해서는 도4b와 같이 워드라인에는 0의 전압을 소스라인, 비트라인 및 웰에는 VDD 전압을 인가하는데, 이 경우 각기의 셀을 선택할 수 없으므로 배열 구조의 전체 강유전체 트랜지스터에 전압이 공통으로 인가된다.In order to program the selected cell in the first state in this structure, as shown in FIG. 4A, a VDD voltage is applied to a desired word line (gate of a ferroelectric transistor), and a bit line (drain of a ferroelectric transistor) and a source line (ferroelectric) are shown. Voltage of 0) is applied. A voltage of VDD is applied to the source line and the bit line as shown in FIG. 4C to prevent the program of the 'first state' from the unselected cell. In this case, as shown in FIG. 4D, a drain disturb phenomenon occurs in an unselected cell in which a voltage of zero is applied to a word line and VDD is applied to a source and a drain. In addition, in order to program the selected cell to the second state, a voltage of 0 is applied to a word line and a VDD voltage is applied to a source line, a bit line, and a well, as shown in FIG. 4B. A voltage is commonly applied to all ferroelectric transistors of.
드레인 디스터브가 발생된 셀은 '제1상태'로 프로그램된 셀들이 '제2상태'로 프로그램될 가능성이 커지게 되며, 인근의 셀들을 '제1상태'로 프로그램하는 경우에 반복적으로 드레인 디스터브를 경험하게 된 셀들은 '제1상태'로 프로그램된 정보가 '제2상태'로 바뀌게 되어서 데이터가 파괴되는 프로그램 디스터브가 발생된다.The cell in which the drain disturb is generated becomes more likely to be programmed in the 'second state' of cells programmed in the 'first state', and the drain disturb may be repeatedly repeated when the neighboring cells are programmed in the 'first state'. The experienced cells are changed to information programmed in the 'first state' to the 'second state' to generate a program disturb that destroys data.
이와 같이, 종래의 1T형 강유전체 메모리 장치는 비선택 셀의 프로그램 방지를 위하여 워드라인이 비선택 셀 전체의 소스라인 및 비트라인에 VDD 전압을 인가하여야 하며, 이에 의하여 워드라인이 비선택된 셀에 프로그램 디스터브가 발생되는 문제가 있는바, 상기의 이유로 종래의 1T형 강유전체 메모리 장치는 제품으로 개발되거나 실용화되지 못하고 있다.As described above, in the conventional 1T type ferroelectric memory device, in order to prevent the programming of an unselected cell, the word line must apply the VDD voltage to the source line and the bit line of the entire unselected cell. Since there is a problem that disturb occurs, the conventional 1T type ferroelectric memory device has not been developed or commercialized as a product.
본 발명의 목적은 '제1상태' 및 '제2상태'의 정보를 프로그램할 때 1개의 셀만을 독립적으로 선택할 수 있고 드레인 디스터브(Disturb)가 발생하지 않는, 1T형 강유전체 메모리 장치의 셀 어레이 구조와 그의 구동 방법을 제공하는데 있다.An object of the present invention is a cell array structure of a 1T type ferroelectric memory device in which only one cell can be independently selected when programming information of a 'first state' and a 'second state', and no drain disturb occurs. And a driving method thereof.
도1은 강유전체 트랜지스터의 전압-전류 특성을 도시한 도면,1 is a diagram showing voltage-current characteristics of a ferroelectric transistor;
도2는 강유전체 박막의 전하-전압 특성의 이력 특성을 도시한 도면,2 shows hysteresis characteristics of charge-voltage characteristics of a ferroelectric thin film;
도3은 종래기술에 따른 1T형 강유전체 메모리 장치의 셀 어레이를 도시한 도면,3 illustrates a cell array of a 1T type ferroelectric memory device according to the prior art;
도4a는 도3에서의 '제1상태'로 프로그램할때, 그 바이어스 조건을 보여주는 도면,FIG. 4A shows the bias condition when programming to the 'first state' in FIG. 3;
도4b는 도3에서의 '제2상태'로 프로그램할때, 그 바이어스 조건을 보여주는 도면,4B is a diagram showing a bias condition when programming to the 'second state' in FIG. 3;
도4c는 도3에서 비트선 비선택 셀 들의 프로그램 방지를 위한 바이어스 조건을 보여주는 도면,4C is a view illustrating a bias condition for program prevention of bit line non-selected cells in FIG. 3;
도4d는 워드선 비선택 셀 들의 인가 전압과 드레인 디스터브(Disturb) 발생을 보여주는 도면,4D is a diagram illustrating an applied voltage and drain disturbance of word line unselected cells;
도5a는 본 발명에 적용되는 강유전체 트랜지스터의 단면구조를 보여주는 도면,5A is a view showing a cross-sectional structure of a ferroelectric transistor applied to the present invention;
도5b는 도5a의 동작 회로도,5B is an operating circuit diagram of FIG. 5A;
도5c는 도5a의 간략한 커패시턴스 등가 회로 모델을 나타낸 도면,FIG. 5C shows a simplified capacitance equivalent circuit model of FIG. 5A;
도5d는 도5c의 단순화된 커패시턴스 등가 회로 모델을 나타낸 도면,FIG. 5D illustrates the simplified capacitance equivalent circuit model of FIG. 5C;
도6a은 본 발명에 따라 강유전체 트랜지스터에 '제1상태'로 프로그램할 때, 그 바이어스 조건을 보여주는 도면,FIG. 6A shows the bias condition when programmed into a 'first state' in a ferroelectric transistor according to the present invention; FIG.
도6b은 본 발명에 따라 강유전체 트랜지스터에 '제2상태'로 프로그램할 때, 그 바이어스 조건을 보여주는 도면,6B is a diagram showing a bias condition when programming into a 'second state' in a ferroelectric transistor according to the present invention;
도6c는 본 발명에 따라 비선택 셀들이 '제1상태'로 프로그램되는 것을 방지하기 위한 바이어스 조건을 보여주는 도면,6C illustrates a bias condition for preventing unselected cells from being programmed to a 'first state' in accordance with the present invention;
도6d는 본 발명에 따라 비선택 셀들이 '제2상태'로 프로그램되는 것을 방지하기 위한 바이어스 조건을 보여주는 도면,6d illustrates a bias condition for preventing unselected cells from being programmed to a 'second state' in accordance with the present invention;
도6e는 도6c의 등가 회로 모델을 나타낸 도면,FIG. 6E shows an equivalent circuit model of FIG. 6C;
도6f는 도6d의 등가 회로 모델을 나타낸 도면,FIG. 6F shows an equivalent circuit model of FIG. 6D;
도7은 본 발명의 일실시예에 따른 1T형 강유전체 메모리 장치의 셀 어레이를 나타낸 도면,7 illustrates a cell array of a 1T type ferroelectric memory device according to an embodiment of the present invention;
도8은 도7의 구조에서 '제1상태' 프로그램를 위한 일예를 보여주는 도면,8 shows an example for a 'first state' program in the structure of FIG.
도9는 도7의 구조에서 '제2상태' 프로그램을 위한 일예를 보여주는 도면,FIG. 9 shows an example for a 'second state' program in the structure of FIG.
도10은 도7의 구조에서 데이터 판독을 위한 일예를 보여주는 도면,FIG. 10 shows an example for reading data in the structure of FIG. 7; FIG.
도11은 본 발명의 다른 실시예에 따른 1T형 강유전체 메모리 장치의 셀 어레이를 나타낸 도면.Fig. 11 shows a cell array of a 1T type ferroelectric memory device according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
MF : 강 유전체 트랜지스터MF: Steel Dielectric Transistors
W/L : 워드라인W / L: Word Line
WLn : n번째 워드라인WLn: nth word line
B/L : 비트라인B / L: Bitline
BLn : n번째 비트라인BLn: nth bit line
S/L : 소스라인S / L: Source Line
SLn :n번째 소스라인SLn: nth source line
Cgate : 강유전체 트랜지스터의 게이트 커패시턴스Cgate: Gate capacitance of ferroelectric transistor
Cwell : 강유전체 트랜지스터의 웰(well)의 기생 접합 커패시턴스Cwell: Parasitic junction capacitance of the well of a ferroelectric transistor
VDD : 공급 전압VDD: Supply Voltage
열 공통 well : 열 방향의 강유전체 메모리의 공통 웰(well)Thermal Common Well: Common well of the ferroelectric memory in the column direction
Vwn : n번째 공통 웰의 선택 신호Vwn: Selection signal of the nth common well
Vwelln : n번째 공통 웰의 인가 전압Vwelln: applied voltage of the nth common well
상기 목적을 달성하기 위한 본 발명은, 강유전체 트랜지스터를 셀로서 구비한 비휘발성 강유전체 메모리 장치에 있어서, 로우(row)와 컬럼(column) 방향으로 매트릭스 배열된 다수의 강유전체 트랜지스터 셀; 각 로우 방향의 상기 강유전체 트랜지스터들의 각 게이트전극에 공통 접속된 다수의 워드라인; 각 컬럼 방향의 상기 강유전체 트랜지스터들의 일측접합에 공통 접속된 다수의 소스라인; 각 컬럼 방향의 상기 강유전체 트랜지스터들의 타측접합에 공통 접속된 다수의 비트라인; 및 각 칼럼 방향의 상기 강유전체 트랜지스터들의 웰에 공통 접속된 다수의 웰라인을 포함하며, 상기 웰라인은 이웃하는 컬럼의 웰라인과 서로 전기적으로 분리된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a nonvolatile ferroelectric memory device having a ferroelectric transistor as a cell, comprising: a plurality of ferroelectric transistor cells arranged in rows and columns in a matrix direction; A plurality of word lines commonly connected to respective gate electrodes of the ferroelectric transistors in each row direction; A plurality of source lines commonly connected to one side junctions of the ferroelectric transistors in each column direction; A plurality of bit lines commonly connected to the other side junctions of the ferroelectric transistors in each column direction; And a plurality of well lines commonly connected to wells of the ferroelectric transistors in each column direction, wherein the well lines are electrically separated from each other in the well lines of neighboring columns.
바람작하게, 상기 본 발명의 강ㅇ전체 메모리 장치는, 상기 워드라인, 소스라인, 비트라인 및 웰라인은 외부로부터 프로그램 및 판독시 구동전압을 인가받거나 부동상태로 됨을 특징으로 한다. 또한 본 발명의 강유전체 메모리 장치는 상기 다수의 웰라인이 각기 선택트랜지스터를 통해 웰 공급전원에 연결된 것을 특징으로 한다.Preferably, the robust whole memory device of the present invention is characterized in that the word line, the source line, the bit line and the well line are supplied with a driving voltage or floated from the outside during programming and reading. In addition, the ferroelectric memory device of the present invention is characterized in that the plurality of well lines are connected to a well supply power through a select transistor, respectively.
상기와 같은 구성을 갖는 본 발명의 강유전체 메모리 장치에서의 프로그램 방법은, 선택하고자 하는 셀이 연결된 워드라인에 제1전압을 인가하고 다른 워드라인을 부통상태로하며, 상기 선택하고자 하는 셀이 연결된 웰라인에 제2전압를 인가하고 다른 웰 라인은 부동 상태로하여, 제1상태 또는 제2상태의 정보를 프로그램하는 것을 특징으로 한다. 그리고, 상기 선택하고자 하는 셀에 연결된 소스라인 및 비트라인은 부동상태로 하거나 제2접압으로 인가하며, 다른 소스라인 및 비트라인을 부동상태로하는 것을 특징으로 한다.The program method of the ferroelectric memory device of the present invention having the above-described configuration includes applying a first voltage to a word line connected to a cell to be selected and putting another word line into a buried state, and a well connected to the cell to be selected. The second voltage is applied to the phosphor and another well line is left in a floating state, thereby programming information of the first state or the second state. The source line and the bit line connected to the cell to be selected may be in a floating state or applied at a second voltage, and the other source line and the bit line may be in a floating state.
상기 본 발명의 프로그램 방법에서, 상기 제1상태의 정보를 프로그램하기 위하여 상기 제1전압을 공급전압으로하고 상기 제2전압을 접지전압으로 하고, 상기 제2상태의 정보를 프로그램하기 위하여 상기 제1전압을 접지전압으로하고 상기 제2전압을 공급전압으로 한다.In the programming method of the present invention, the first voltage is used as the supply voltage and the second voltage is the ground voltage to program the information of the first state, and the first state is programmed to program the information of the second state. Set the voltage to ground voltage and the second voltage to supply voltage.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도5a는 본 발명에 적용되는 강유전체 트랜지스터의 단면구조를 보여주는 도면이고, 도5b는 도5a의 동작 회로도이며, 도5c는 셀의 간략한 커패시턴스 등가 회로 모델을 나타낸 도면이며, 도5d는 도5c의 단순화된 커패시턴스 등가 회로 모델을 나타낸 도면이다.FIG. 5A is a diagram showing a cross-sectional structure of a ferroelectric transistor applied to the present invention, FIG. 5B is an operating circuit diagram of FIG. 5A, FIG. 5C is a diagram of a simplified capacitance equivalent circuit model of a cell, and FIG. 5D is a simplification of FIG. 5C. It is a figure which shows the capacitance equivalent circuit model.
본 발명의 강유전체 메모리 장치에는, 도5a에 도시된 바와같은 선행 논문(Jpn. Journal of Applied Physics Vol.36 (1997), pp 5908-5911), (Jpn. Journal of Applied Physics Vol.32 (1993), pp 442-446) 등에서 제시된, 통상의 MFS(Metal Ferroelectric Semiconductor) 또는 MFIS(Metal Ferroelectric Insulator Semiconductor) 구조의 강유전체 트랜지스터가 셀로서 사용될 수 있다.In the ferroelectric memory device of the present invention, as shown in FIG. 5A (Jpn. Journal of Applied Physics Vol. 36 (1997), pp 5908-5911), (Jpn. Journal of Applied Physics Vol. 32 (1993)). , a ferroelectric transistor of a conventional Metal Ferroelectric Semiconductor (MFS) or Metal Ferroelectric Insulator Semiconductor (MFIS) structure, as described in pp. 442-446), may be used as the cell.
상기 강유전체 트랜지스터에서 웰과 기판의 도전형은 서로 반대로 되어 있으며, 소스와 드레인의 도전형은 웰과 반대의 도전형으로 형성된다. 게이트의 강유전체 박막으로는 바람직하게는 PZT, SBT등의 강유전체를 사용할 수 있으나, 그 외의 강유전체 특징을 갖는 물질을 사용할 수 있으므로 본 발명의 강유전체 트랜지스터는 게이트의 강유전체 물질에 의하여 한정되지 않는다. 또한, 게이트 전열막 전체가 강유전체 박막층으로 구성되는 MFS 구조 내지 게이트 전열막 일부가 강유전체 박막층으로 구성되고 박막의 나머지 층은 산화막 또는 질화막으로 구성되는 MFIS 구조가 본 발명에 적용될 수 있다.In the ferroelectric transistor, the conductivity types of the well and the substrate are opposite to each other, and the conductivity types of the source and the drain are formed to be opposite to the wells. The ferroelectric thin film of the gate is preferably a ferroelectric such as PZT, SBT, etc., but other ferroelectric materials can be used, so the ferroelectric transistor of the present invention is not limited to the ferroelectric material of the gate. In addition, an MFS structure in which the entire gate heat transfer film is composed of a ferroelectric thin film layer or a MFIS structure in which a portion of the gate heat transfer film is composed of a ferroelectric thin film layer and the remaining layer of the thin film is composed of an oxide film or a nitride film may be applied to the present invention.
도5b를 참조하여, 셀의 구성을 보면, 하나의 강유전체 트랜지스터가 하나의 메모리 셀을 구성하여 1T형(1 Transistor 형) 강유전체 메모리 장치가 구성된다. 메모리 셀에 정보 저장은 도1에서와 같이 종래의 셀과 동일하게, 강유전체 박막의 이력특성에 의한 '제1상태'와 '제2상태'의 서로 다른 2가지 분극상태에 의하여 트랜지스터의 문턱 전압을 변화되는 특성을 이용한다. 메모리 셀에 '제1상태'와 '제2상태'의 정보 프로그램 동작 및 정보 읽기 동작(Read Operation)을 위해서는 게이트, 소스, 드레인 및 웰에 적절한 동작 바이어스 전압을 인가하여야 한다. 도5c는 동작회로 셀의 커패시터 등가회로 모델을 나타낸다. CGate는 강유전체 트랜지스터의 게이트와 채널 사이에 존재하는 강유전체 박막에 의한 커패시턴스를 표시하고, CWELL은 웰과 기판 사이에 존재하는 기생 접합 커패시턴스(Parasitic Junction Capacitance)를 나타낸다. 게이트와 채널의 전압차에 의하여 본 발명의 MFS 또는 MFIS 구조는 일종의 MIS(Metal Insulator Semiconductor) 구조의 전계효과트랜지스터이므로 축적상태, 공핍상태 및 반전 상태로 동작된다.Referring to FIG. 5B, in the cell configuration, one ferroelectric transistor constitutes one memory cell, thereby forming a 1T (1 Transistor) ferroelectric memory device. As shown in FIG. 1, the information storage in the memory cell is similar to the conventional cell, and the threshold voltage of the transistor is changed by two different polarization states of 'first state' and 'second state' due to hysteretic characteristics of the ferroelectric thin film. Take advantage of changing characteristics. Appropriate operating bias voltages must be applied to the gate, source, drain, and well for information program operations and read operations of the first and second states of the memory cell. 5C shows a capacitor equivalent circuit model of an operating circuit cell. C Gate represents the capacitance due to the ferroelectric thin film existing between the gate and the channel of the ferroelectric transistor, and C WELL represents the parasitic junction capacitance existing between the well and the substrate. Due to the voltage difference between the gate and the channel, the MFS or MFIS structure of the present invention is a field effect transistor of a kind of MIS (Metal Insulator Semiconductor) structure, and operates in an accumulation state, a depletion state, and an inversion state.
CGS는 게이트전극과 소스와 중첩된 영역에서 생기는 기생커패시터 성분이고, CGD는 게이트전극과 드레인과의 중첩된 영역에서 생기는 기생커패시터 성분이다. CJS와 CJD는 각각 소스와 웰 간의 접합커패시턴스와 드레인과 웰 간의 접합커패시턴스이다. CJS와 CJD가 CWELL또는 CGS내지 CGD보다 작은 값이므로 이 값을 무시하면 도5d에서와 같은 단순화된 등가 회로로 표시할 수 있다. 여기서, C'Gate는 게이트전극과 반도체간의 유효 캐피시턴스를 나타내는데, 그 크기는 근사적으로 CGS+ CGD+CGate가 된다.C GS is a parasitic capacitor component generated in the region overlapping the gate electrode and the source, and C GD is a parasitic capacitor component generated in the region overlapping the gate electrode and the drain. C JS and C JD are the junction capacitance between the source and the well and the junction capacitance between the drain and the well, respectively. Since C JS and C JD are smaller than C WELL or C GS to C GD , these values can be ignored and represented as a simplified equivalent circuit as shown in FIG. 5D. Here, the C ' gate represents the effective capacitance between the gate electrode and the semiconductor, and the size is approximately C GS + C GD + C Gate .
본 발명에 따른 프로그램하는 방법을 도6에서 보여주고 있다. 강유전체 트랜지스터에를 '제1상태'로 프로그램 하기위해서는 도6a에서와 같이 게이트에 VDD 전압을 인가하고 웰에는 0V(volt)의 전압을 인가하며, 소스와 드레인전극에는 0V를 인가하여도 되고 부동상태(floating)로 하여도 된다. 강유전체 트랜지스터를 '제2상태'로 프로그램 하기 위해서는 도6b에서와 같이 게이트에 0V 전압을 인가하고 웰에는 VDD의 전압을 인가하며, 소스와 드레인전극은 VDD를 인가하여도 되고 부동상태(floating)로 하여도 된다.A programming method according to the invention is shown in FIG. To program the ferroelectric transistor into a 'first state', a VDD voltage is applied to the gate, a voltage of 0V is applied to the well, and 0V is applied to the source and drain electrodes as shown in FIG. 6A. (floating) may be used. In order to program the ferroelectric transistor in a 'second state', a voltage of 0 V is applied to the gate, a voltage of VDD is applied to the well, and the source and drain electrodes may be applied to VDD as shown in FIG. 6B. You may also do it.
한편, 선택되지 않은 셀이 프로그램 되지 않도록 하기 위해서는 도6c와 도6d에서와 같은 조건의 전압을 인가하여야 한다. 즉, 선택된 셀들이 '제1상태'로 프로그램되도록 바이어스를 인가한 경우 선택되지 않은 셀들의 웰, 소스 및 드레인의 전극을 부동상태로 하여서 게이트에 VDD 크기를 갖는 펄스 전압이 인가될 때, 게이트와 웰의 기생 커패시턴스의 커플링(coupling)에 의하여 채널의 전위가 상승하여서 게이트의 강유전체 박막 양단에 인가되는 전압이 '제1상태'로 프로그램되는 임계값보다 작도록한다. 도6c의 조건에서 이를 단순화한 커패시터 등기회로로 표시하면 도6e와 같아 진다. 도6e의 등가회로에서 게이트와 웰의 기생 커패시턴스의 커플링에 의하여 채널이 유기되는 전압은 근사적으로 VDD ×C'Gate/(C'Gate+CWELL)로 된다. 만일 비선택 셀들이 '제2상태'로 프로그램 되어 있다면 유기된 채널 전압과 VDD와의 차이가 상태가 반전되기 위한 전압보다 작아야 한다. 도6b에서와 같이 선택된 셀들이 '제2상태'로 프로그램되도록 바이어스를 인가한 경우 선택되지 않은 셀들의 웰, 소스 및 드레인전극은 도6d에서와 같이 부동상태로 하여서 채널의 전위가 상승하여서 게이트의 강유전체 박막 양단에 인가되는 전압이 '제2상태'로 프로그램되는 임계값 보다 작도록한다. 도6d의 조건에서 이를 단순화한 커패시터 등기회로로 표시하면 도6f와 같아 진다. 도6f의 등가회로에서 C'Gate는 도5d에서 제시한 등가모델의 게이트 커패시턴스인 C'Gate와 같은 것이며, CP는 워드라인과 접지 사이에 존재하는 기생 커패시턴스를 나타낸다. 도6d의 프로그램 방지 바이어스 조건에서, 게이트 커패시턴스(C'Gate)와 게이트전극의 기생 커패시턴스(CP)의 커플링에 의하여 채널이 유기되는 전압은 근사적으로 VDD ×C'Gate/(C'Gate+CP)로 된다. 만일 비선택 셀들이 '제1상태'로 프로그램 되어 있다면 유기된 게이트 전압과 웰의 전압(VDD)과의 차이가 반전 상태가 되기 위한 전압보다 작아야 한다.On the other hand, in order to prevent the unselected cells from being programmed, voltages under the same conditions as in FIGS. 6C and 6D should be applied. That is, when a bias is applied to select the selected cells to be programmed into the 'first state', when the pulse voltage having the VDD magnitude is applied to the gate by floating the electrodes of the wells, the sources, and the drains of the unselected cells, The potential of the channel rises by coupling of the parasitic capacitance of the well so that the voltage applied across the ferroelectric thin film of the gate is smaller than the threshold programmed into the 'first state'. In the condition of FIG. 6C, it is represented as a simplified capacitor registration circuit as shown in FIG. 6E. In the equivalent circuit of Fig. 6E, the voltage induced by the channel due to the coupling of the parasitic capacitance of the gate and the well is approximately VDD x C ' Gate / (C' Gate + C WELL ). If the non-selected cells are programmed to the 'second state', the difference between the induced channel voltage and VDD should be less than the voltage for inverting the state. When a bias is applied to select the selected cells as the 'second state' as shown in FIG. 6B, the wells, the source and the drain electrodes of the unselected cells are floated as shown in FIG. The voltage applied across the ferroelectric thin film is smaller than the threshold value programmed into the 'second state'. In the condition of FIG. 6D, this is represented as a simplified capacitor registration circuit. In Figure 6f the equivalent circuit C would like 'Gate is the gate capacitance C of the equivalent circuit given in Figure 5d' Gate, C P denotes a parasitic capacitance existing between the word line and the ground. In the program protection bias condition of FIG. 6D, the voltage induced by the channel by the coupling of the gate capacitance C ' Gate and the parasitic capacitance C P of the gate electrode is approximately VDD × C' Gate / (C ' Gate). + C P ). If the non-selected cells are programmed to the 'first state', the difference between the gated voltage and the voltage VDD of the well should be smaller than the voltage to be inverted.
이와 같은 본 발명의 강유전체 메모리 장치와 종래 강유전체 메모리 장치의 차이점 및 본 발명의 강유전체 메모리 장치가 갖는 특징은 다음과 같다.The difference between the ferroelectric memory device of the present invention and the conventional ferroelectric memory device and the features of the ferroelectric memory device of the present invention are as follows.
첫째, 본 발명의 강유전체 트랜지스터 셀은 웰 전극, 소스 전극, 드레인 전극, 게이트 전극 각각에 특정한 전압을 인가하거나, 각각의 전극을 선택적으로 모든 전압원으로부터 절연시켜서 부동상태로 할 수 있는 구조를 갖는다.First, the ferroelectric transistor cell of the present invention has a structure in which a specific voltage is applied to each of the well electrode, the source electrode, the drain electrode, and the gate electrode, or each electrode is selectively insulated from all voltage sources to be in a floating state.
둘째, 비선택 셀의 프로그램 방지를 위하여 소스 또는 드레인 전극에 전압을 외부에서 인가하는 것이 아니고, 커패시터의 커플링(coupling)에 의한 유기 전압에 의하여 프로그램 방지 전압이 유기되도록한다.Second, instead of applying a voltage to the source or drain electrode from the outside for program prevention of the non-selected cell, the program protection voltage is induced by an induced voltage by coupling of the capacitor.
셋째, 도3의 종래 구성의 메모리 셀 배열은 행과 열 방향의 셀이 공통 웰위에 제작되나, 본 발명의 셀은 행과 열 방향으로 공통 웰위에 제작되면 않된다.Third, in the memory cell arrangement of the conventional configuration of Fig. 3, cells in the row and column directions are fabricated on the common well, but the cells of the present invention should not be fabricated on the common well in the row and column directions.
도7은 본 발명에 따른 강유전체 메모리 장치의 셀 어레이 구조를 보여주고 있다. 메모리 셀을 구성하는 강유전체 트랜지스터는 앞서 상세한 설명의 도5에서설명한 MFS 또는 MFIS 구조를 갖는 강유전체 트랜지스터와 동일하게 구성될 수 있다. 셀들은 행과 열로 배열되어 있으며, 워드라인에는 복수의 셀들의 게이트전극이 연결되어 있다. 열 방향으로 배열된 강유전체 트랜지스터의 웰은 열공통 웰라인에 연결되어 있고, 비트라인에는 열 방향으로 배열된 메모리 셀 트랜지스터의 각 드레인전극(또는 소스전극)이 연결되어 있으며, 소스라인에는 소스전극(또는 드레인전극)이 연결되어 있다. 메모리 배열에서 서로 다른 인접한 열의 열공통 웰라인은 서로 전기적으로 직접 연결되지 않는다. 인접한 열의 공통 웰라인이 서로 연결되어 있지 않으므로, 공통 웰라인을 통하여 임의의 열의 웰에 전위를 선택적으로 인가하거나 부동 상태로 할 수 있다.7 shows a cell array structure of a ferroelectric memory device according to the present invention. The ferroelectric transistor constituting the memory cell may be configured in the same manner as the ferroelectric transistor having the MFS or MFIS structure described above with reference to FIG. 5. The cells are arranged in rows and columns, and gate electrodes of a plurality of cells are connected to a word line. The wells of the ferroelectric transistors arranged in the column direction are connected to a heat common well line, and each drain electrode (or source electrode) of the memory cell transistors arranged in the column direction is connected to the bit line, and the source line is connected to the source line. Or a drain electrode) is connected. The thermal common welllines of different adjacent rows in the memory array are not electrically connected directly to each other. Since the common well lines of adjacent columns are not connected to each other, a potential can be selectively applied or floated to a well of any column through the common well line.
도8은 도7의 구조에서 '제1상태' 프로그램를 위한 일예를 보여주는 도면이다. 임의의 위치에 있는 선택된 메모리 셀을 '제1상태'로 프로그램하기 위해서는 선택되는 셀에 해당되는 공통 웰라인을 접지전위(0V)에 연결하고 선택된 셀의 워드라인에 프로그램 전위인 VDD의 전압을 인가한다. 선택 열의 비트라인과 소스라인의 전위는 접지 전위로 하거나 부동 상태로 할 수 있으나, 바람직하게는 접지 전위로 한다. 이때 비선택 행(row)의 워드라인은 부동상태(floating)로 하고 비선택 열들의 공통 웰라인과 소스라인 및 비트라인들도 부동상태(floating)로 하여야 한다.FIG. 8 shows an example for a 'first state' program in the structure of FIG. In order to program a selected memory cell at an arbitrary position into a 'first state', a common well line corresponding to the selected cell is connected to the ground potential (0 V), and a voltage of VDD, which is a program potential, is applied to the word line of the selected cell. do. The potential of the bit line and the source line of the selection column may be a ground potential or a floating state, but preferably the ground potential. In this case, the word lines of the non-selected rows should be floating, and the common well line, the source line, and the bit lines of the non-selected rows should also be floating.
도8에서 보여주고 있는 방법으로 선택 셀과 비선택 셀에 전위를 인가한 경우에, 프로그램 선택 셀의 바이어스 조건은 도6a와 같아지고, 비선택 셀의 경우는 도6c와 같아 진다.In the case where a potential is applied to the selected and unselected cells by the method shown in Fig. 8, the bias condition of the program selected cell is the same as in Fig. 6A, and the unselected cell is the same as in Fig. 6C.
도9는 도7의 구조에서 '제2상태' 프로그램를 위한 일예를 보여주는 도면이다. 임의의 위치에 있는 선택된 메모리 셀을 '제2상태'로 프로그램하기 위해서는 선택되는 셀의 공통 웰라인에 VDD 전압을 인가하고, 게이트에 해당하는 워드라인은 부동상태(floating)로 한다. 선택 열의 비트라인과 소스라인의 전위는 VDD 전위로 하거나 부동 상태로 할 수 있으나, 바람직하게는 VDD 전위로 한다. 이때 비선택 행의 워드라인은 부동상태(floating)로 하고 비선택 열들의 공통 웰라인과 소스라인 및 비트라인들도 부동상태(floating)로 하여야 한다. 제9도에서 보여주고 있는 방법으로 선택 셀과 비선택 셀에 전위를 인가한 경우에, 프로그램 선택 셀의 바이어스 조건은 도6b와 같아 지고, 비선택 셀의 경우는 도6d와 같아 진다.FIG. 9 shows an example for a 'second state' program in the structure of FIG. In order to program the selected memory cell at an arbitrary position to the 'second state', the VDD voltage is applied to the common well line of the selected cell, and the word line corresponding to the gate is floating. The potential of the bit line and the source line of the selection column may be either VDD potential or floating state, but preferably VDD potential. At this time, the word line of the unselected row should be floating, and the common well line, the source line, and the bit lines of the unselected columns should also be floating. In the case where the potential is applied to the selected and unselected cells by the method shown in FIG. 9, the bias condition of the program selected cell is shown in FIG. 6B, and the unselected cell is shown in FIG. 6D.
도10은 도7의 구조에서 데이터 판독을 위한 일예를 보여주는 도면이다. 임의의 위치에 있는 선택된 메모리 셀의 저장 정보를 판독하기 위하여는 선택되는 셀의 공통 웰라인에 Vwell의 전압을 인가하고, 게이트에 해당하는 워드라인은 판독 전압(VGS)을 인가한다. 비트라인과 소스라인 사이에는 VBL전압을 인가한다. 도10에서 보여주고 있는 방법으로 선택 셀에 판독 전압을 인가하면, 선택 셀의 바이어스 조건은 도1과 같은 형태로 된다. 메모리 셀 트랜지스터가 '제1상태' 또는 '제2상태'인가에 따라서 게이트에 인가된 판독전압에서 비트라인과 소스라인에 흐르는 전류의 양이 다르게 된다. 데이터의 판독법은 비트라인과 소스라인 사이의 전류 값을 기준 전류 값과 비교하여 메모리 셀의 정보 저장 상태가 '제1상태' 또는 '제2상태' 인가를 판별하는 것이다. 이때 비선택 행들의 워드라인 전위는 접지 전위로 하거나 부동 상태로 할 수 있으나, 바람직하게는 접지 전위로 한다. 선택 열의 공통 웰에인가되는 전위인 Vwell에 따라서 판독시에 선택 셀의 문턱 전압은 영향을 받는다. Vwell전위는 기판과 웰 또는 웰과 소스 드레인 전극이 순방향 바이어스되지 않도록 인가하여야 한다.FIG. 10 shows an example for reading data in the structure of FIG. To read the storage information of the selected memory cell at an arbitrary position, a voltage of V well is applied to a common well line of the selected cell, and a word line corresponding to the gate applies a read voltage V GS . The V BL voltage is applied between the bit line and the source line. When the read voltage is applied to the selected cell by the method shown in FIG. 10, the bias condition of the selected cell is as shown in FIG. Depending on whether the memory cell transistor is in the 'first state' or 'second state', the amount of current flowing through the bit line and the source line varies in the read voltage applied to the gate. The reading method of data is to compare the current value between the bit line and the source line with a reference current value to determine whether the information storage state of the memory cell is the 'first state' or 'second state'. At this time, the word line potential of the non-selected rows may be a ground potential or a floating state, but is preferably a ground potential. The threshold voltage of the selection cell is affected at reading depending on V well , which is the potential applied to the common well of the selection column. The V well potential should be applied so that the substrate and the well or the well and the source drain electrode are not forward biased.
도11은 본 발명의 목적을 달성하기 위한 다른 실시예를 보여주고 있다. 메모리의 셀은 앞서 상세한 설명의 도5에서 설명한 MFS 또는 MFIS 구조를 갖는 강유전체 트랜지스터로 구성되어 있다. 셀들은 행과 열로 배열되어 있으며, 워드라인에는 복수의 셀들의 게이트전극이 연결되어 있다. 열 방향으로 배열된 강유전체 트랜지스터의 각 웰은 선택트랜지스터(Ts)를 통하여 Vwell전위를 갖는 전원에 연결되어 있고, 비트라인에는 열 방향으로 배열된 메모리 셀 트랜지스터의 드레인전극(또는 소스전극)이 연결되어 있으며, 소스라인에는 소스전극(또는 드레인전극)이 연결되어 있다. 메모리 어레이에서 서로 다른 인접한 열의 열 공통 웰라인은 서로 전기적으로 연결되지 않는다. 인접한 열의 공통 웰라인이 서로 연결되어 있지 않으므로 임의의 열의 웰에 전위를 선택적으로 인가하거나 부동 상태로 할 수 있다. 임의의 열의 웰에 전위를 인가하고자 할 때는 웰 선택트랜지스터(Ts)의 게이트에 적절한 신호(VW0,VW1,VW2)전압을 인가하여 선택트랜지스터를 턴-온시켜주면 된다. Vwell전위는 선택 셀이 '제1상태'로 프로그램되는 경우는 접지전위로 되고, 선택 셀이 '제2상태'로 프로그램되는 경우는 VDD 전위를 갖는다. 프로그램과 판독 동작시에 워드라인과 비트라인 및 소스라인에 인가되는 전압은 앞서 설명한 상세한 설명의 도8 및 도9의 경우와 동일하다.11 shows another embodiment for achieving the object of the present invention. The cell of the memory is composed of ferroelectric transistors having the MFS or MFIS structure described in Fig. 5 of the detailed description above. The cells are arranged in rows and columns, and gate electrodes of a plurality of cells are connected to a word line. Each well of the ferroelectric transistors arranged in the column direction is connected to a power source having a V well potential through the selection transistor Ts, and the drain electrode (or source electrode) of the memory cell transistors arranged in the column direction is connected to the bit line. A source electrode (or drain electrode) is connected to the source line. The column common well lines of different adjacent rows in the memory array are not electrically connected to each other. Since the common well lines of adjacent columns are not connected to each other, a potential can be selectively applied or floated to any column of wells. When a potential is applied to a well of any column, an appropriate signal V W0 , V W1 , V W2 may be applied to the gate of the well selection transistor Ts to turn on the selection transistor. The V well potential becomes the ground potential when the selection cell is programmed to the 'first state' and has the VDD potential when the selection cell is programmed to the 'second state'. The voltages applied to the word line, the bit line, and the source line in the program and read operations are the same as those in Figs. 8 and 9 of the detailed description above.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 임의의 메모리 셀에 '제1상태' 및 '제2상태'로 프로그램할 때, 1개의 셀만을 독립적으로 선택할 수 있으며 프로그램 시에 비선택 셀에는 드레인 디스터브(Disturb)가 발생되지 않는다.According to the present invention, only one cell can be independently selected when programming to any memory cell in the 'first state' and 'second state', and no drain disturb occurs in the non-selected cell during programming.
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