KR100318267B1

KR100318267B1 - CMOS output buffer for controlling drive current

Info

Publication number: KR100318267B1
Application number: KR1019990024582A
Authority: KR
Inventors: 양철환
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2001-12-24
Also published as: KR20010003997A

Abstract

본 발명은 반도체 장치의 씨모스 출력 버퍼회로에 있어서, 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 씨모스 출력 버퍼회로에 관한 것이다. 이를 위한 본 발명의 씨모스 출력 버퍼회로는 출력 단자로 전원 전압을 공급하는 제 1 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 제 1 풀다운 드라이버로 구성된 제 1 출력부와, 상기 출력 단자로 전원 전압을 공급하는 제 2 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 제 2 풀다운 드라이버로 구성된 제 2 출력부와, 데이타 신호와 인에이블 신호를 수신하여 상기 제 1 풀업 드라이버를 제어하는 제 1 입력 신호와 상기 제 1 풀다운 드라이버를 제어하는 제 2 입력 신호를 발생하는 입력부와, 상기 제 1 입력 신호를 수신하여 제어 신호에 의해 상기 제 2 풀업 드라이버를 제어하는 신호로 전송하고, 상기 제 2 입력 신호를 수신하여 상기 제어 신호에 의해 상기 제 2 풀다운 드라이버를 제어하는 신호로 전송하는 제어부를 구비한 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS output buffer circuit for controlling driving current by weakly turning on a CMOS transistor at an output stage in a CMOS output buffer circuit of a semiconductor device. The CMOS output buffer circuit according to the present invention has a first output unit including a first pull-up driver for supplying a power voltage to an output terminal, a first pull-down driver for supplying a ground voltage to the output terminal, and a power supply to the output terminal. A second output including a second pull-up driver for supplying a voltage and a second pull-down driver for supplying a ground voltage to the output terminal, and a first input for receiving a data signal and an enable signal to control the first pull-up driver An input unit for generating a signal and a second input signal for controlling the first pull-down driver, receiving the first input signal and transmitting the signal as a signal for controlling the second pull-up driver according to a control signal, and transmitting the second input signal. And a control unit for receiving a signal and transmitting the signal as a signal for controlling the second pull-down driver by the control signal. It features.

Description

구동 전류를 제어하기 위한 씨모스 출력 버퍼 회로{CMOS output buffer for controlling drive current}CMOS output buffer circuit for controlling drive current

본 발명은 반도체 장치의 출력 버퍼 회로에 관한 것으로서, 보다 구체적으로는 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS(Complementary Metal Oxide Semiconductor) 출력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit of a semiconductor device, and more particularly to a complementary metal oxide semiconductor (CMOS) output buffer circuit for controlling driving current by weakly turning on a CMOS transistor at an output stage.

일반적으로, CMOS 출력 버퍼 회로는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진 다수의 CMOS 트랜지스터가 병렬로 연결되어 있다. 이와 같은 CMOS 출력 버퍼 회로에 있어서, 전원 전압이 낮은 저전압 조건에서는 출력단의 각 CMOS 트랜지스터가 동시에 턴-온됨으로써 출력 신호를 전달하게 되나, 전원 전압이 높은 고전압 조건에서 출력단의 각 CMOS 트랜지스터가 동시에 출력을 전달하게 되는 경우에 구동 전류가 커지게 되어 순간 전류의 최고값(Peak value)으로 인해 회로에 오동작을 일으키기도 한다.In general, in the CMOS output buffer circuit, a plurality of CMOS transistors including a P-channel metal oxide semiconductor transistor (PMOS transistor) and an N-channel metal oxide semiconductor transistor (NMOS transistor) are connected in parallel. In such a CMOS output buffer circuit, in a low voltage condition where the power supply voltage is low, each CMOS transistor of the output stage is turned on at the same time to transmit an output signal.However, in a high voltage condition where the power supply voltage is high, each CMOS transistor of the output stage simultaneously outputs. In the case of transmission, the driving current becomes large, and the circuit may malfunction due to the peak value of the instantaneous current.

이와 같이 전원 전압이 높은 고전압 조건에서 구동 전류의 크기가 증가함으로써 발생할 수 있는 오동작을 제거하기 위해서, 종래에는 고전압 조건일 때 출력단을 구성하는 다수의 CMOS 트랜지스터 중에서 일부만 턴-온시키고 일부는 턴-오프 시킴으로써 구동 전류의 크기를 제어하였다.In order to eliminate the malfunction that may occur due to the increase of the driving current in the high voltage condition in which the power supply voltage is high, conventionally, only a part of the plurality of CMOS transistors constituting the output stage is turned on while the high voltage condition is partially turned off. By controlling the magnitude of the drive current.

고전압 조건에서 구동 전류의 증가로 인한 회로의 오동작을 제거하는 또다른 방법으로 출력단의 CMOS 트랜지스터를 초기에는 약하게 턴-온시키고, 그 후에 강하게 턴-온시킴으로써 구동 전류를 제어하기 위한 방법을 사용하였다.As another method of eliminating circuit malfunction due to an increase in driving current under high voltage conditions, a method for controlling the driving current by turning the CMOS transistor at the output stage initially weakly on and then strongly turning on is used.

도 1에는 전원 전압이 높은 고전압 조건일 때, 출력단을 구성하는 다수의 CMOS 트랜지스터 중에서 일부의 CMOS 트랜지스터만 턴-온시킴으로써 구동 전류를 제어하기 위한 종래의 CMOS 출력 버퍼 회로를 도시하였다. 도 1을 참조하면, 종래의 CMOS 출력 버퍼 회로는 인에이블 신호(En) 및 데이터 신호(Data)를 입력으로 받는 NAND 게이트(NA1)와, 데이터 신호(Data) 및 인버터(IN1)를 통해 인에이블신호(En)를 입력으로 받는 NOR 게이트(NOR1)와, 상기 NAND 게이트(NA1) 및 NOR 게이트(NOR1)의 출력 신호에 의해 구동되어 출력 신호를 내보내기 위한 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된 제 1 CMOS 트랜지스터와, 상기 제 1 CMOS 트랜지스터와 병렬 연결되어서 상기 NAND 게이트(NA1) 및 NOR 게이트(NOR1)의 출력 신호에 의해 구동되어 출력 신호를 내보내기 위한 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)로 구성된 제 2 CMOS 트랜지스터와, 감지 신호(sizecut)에 따라서 제 2 CMOS 트랜지스터의 온/오프를 제어하기 위한 제 1 및 제 2 전달 게이트(Transmission Gate: T1, T2)와 트랜지스터(P3, N3)로 구성된다.FIG. 1 illustrates a conventional CMOS output buffer circuit for controlling a driving current by turning on only some CMOS transistors among a plurality of CMOS transistors constituting an output stage when the power supply voltage is at a high voltage condition. Referring to FIG. 1, a conventional CMOS output buffer circuit is enabled through a NAND gate NA1 receiving an enable signal En and a data signal Data, and a data signal Data and an inverter IN1. PMOS transistor P1 and NMOS transistor N1 driven by an NOR gate NOR1 receiving a signal En as an input, and output signals of the NAND gate NA1 and NOR gate NOR1 to output an output signal. A PMOS transistor P2 and an NMOS transistor connected in parallel with the first CMOS transistor and driven by an output signal of the NAND gate NA1 and the NOR gate NOR1 to emit an output signal; A second CMOS transistor composed of N2), first and second transmission gates T1 and T2 and transistors P3 and N3 for controlling on / off of the second CMOS transistor in accordance with a sense signal sizecut. It is composed of

상기한 바와 같은 종래의 CMOS 출력 버퍼 회로는 전원 전압의 크기를 감지하는 전원 전압 감지기(Vcc Level Detector)의 출력 신호(sizecut)를 이용하는데, 전원 전압이 낮은 저전압 조건일 때는 전원 전압 감지기(Vcc Level Detector)의 출력 신호인 감지 신호(sizecut)는 로우(Low) 상태로 입력되고, 전원 전압이 높은 고전압 조건일 때는 상기 감지 신호(sizecut)는 하이(High) 상태로 입력된다.As described above, the conventional CMOS output buffer circuit uses an output signal of a power supply voltage detector (Vcc Level Detector) that detects the magnitude of the power supply voltage. When the power supply voltage is low, the power supply voltage detector (Vcc Level) is used. A detection signal sizecut, which is an output signal of a detector, is input in a low state, and the detection signal sizecut is input in a high state when the power supply voltage is high.

상기에서 인에이블 신호(En)가 하이 상태로 인가되는 경우에 상기 NAND 게이트(NA1)와 NOR 게이트(NOR1)는 데이터 신호(Data)를 CMOS 트랜지스터로 구성된 출력부로 전달한다.In the case where the enable signal En is applied in a high state, the NAND gate NA1 and the NOR gate NOR1 transfer the data signal Data to an output configured of a CMOS transistor.

이 때, 전원 전압이 낮은 저전압 조건일 때는, 로우 상태의 감지 신호(sizecut)에 의해 전달 게이트(T1, T2)가 턴-온되기 때문에 출력단을 구성하는 다수의 CMOS 트랜지스터에는 모두 동일한 신호가 인가되어 상기 다수의 CMOS 트랜지스터를 동시에 구동하게 된다. 그러나, 전원 전압이 높은 고전압 조건(sizecut =High)일 때는 하이 상태의 감지 신호에 의해 상기 전달 게이트(T1, T2)는 턴-오프되고, 반전된 감지 신호(sizecutb)를 입력으로 받는 PMOS 트랜지스터(P3)와 감지 신호(sizecut)를 입력으로 받는 NMOS 트랜지스터(N3)가 턴-온됨으로써 결국 상기 턴-온된 트랜지스터(P3, N3)의 드레인(Drain)에 연결된 출력단의 CMOS 트랜지스터(P2, N2)는 턴-오프 된다.At this time, when the power supply voltage is a low voltage condition, since the transfer gates T1 and T2 are turned on by the sense signal of the low state, the same signal is applied to all the CMOS transistors constituting the output terminal. The plurality of CMOS transistors are driven simultaneously. However, when the power supply voltage is high in a high voltage condition (sizecut = High), the transfer gates T1 and T2 are turned off by the sense signal in the high state, and the PMOS transistor receives the inverted sense signal sizecutb as an input. As the NMOS transistor N3, which receives P3 and the sense signal sizecut, is turned on, the CMOS transistors P2 and N2 of the output terminal connected to the drains of the turned-on transistors P3 and N3 are eventually turned on. It is turned off.

상기와 같이, 전원 전압이 높은 고전압 조건일 때는 출력단의 다수의 CMOS 트랜지스터 중에서 일부의 CMOS 트랜지스터(P1, N1)만 턴-온시키고, 일부의 CMOS 트랜지스터(P2, N2)는 턴-오프시킴으로써 구동 전류를 제어하게 된다.As described above, when the power supply voltage is a high voltage condition, only some CMOS transistors P1 and N1 are turned on among the plurality of CMOS transistors at the output stage, and some CMOS transistors P2 and N2 are turned off to drive current. Will be controlled.

도 2는 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 종래의 CMOS 출력 버퍼 회로를 도시한 것이다. 도 2를 참조하면, 인에이블 신호(En)와 데이터 신호(Data)를 입력받는 NAND 게이트(NA1)와, 데이터 신호(Data) 및 인버터(IN1)를 통해 인에이블 신호(En)를 입력으로 받는 NOR 게이트(NOR1)와, 상기 NAND 게이트(NA1) 및 NOR 게이트(NOR1)의 출력 신호에 의해 구동되어 출력 신호를 내보내기 위한 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된 제 1 CMOS 트랜지스터와, 상기 제 1 CMOS 트랜지스터와 병렬 연결되어서 상기 NAND 게이트(NA1) 및 NOR 게이트(NOR1)의 출력 신호에 의해 구동되어 출력 신호를 내보내기 위한 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)로 구성된 제 2 CMOS 트랜지스터와, 상기 NAND 게이트(NA1)의 출력 신호를 지연시켜서 제 2 PMOS 트랜지스터(P2)로 전달하기 위한 다수의 인버터(IN2, IN3, IN4) 및 제 2 NAND 게이트(NA2)와, 상기 NOR 게이트(NOR1)의 출력 신호를 지연시켜서 제 2 NMOS 트랜지스터(N2)로 전달하기 위한 다수의 인버터(IN5, IN6, IN7) 및 제 2 NOR 게이트(NOR2)로 구성된다.Figure 2 shows a conventional CMOS output buffer circuit for controlling the drive current by gradually turning on the CMOS transistor at the output stage. Referring to FIG. 2, the enable signal En is received through the NAND gate NA1 receiving the enable signal En and the data signal Data, and the data signal Data and the inverter IN1. A first CMOS transistor composed of a PMOS transistor P1 and an NMOS transistor N1 driven by an NOR gate NOR1, an output signal of the NAND gate NA1 and the NOR gate NOR1, and outputting an output signal; A second CMOS transistor which is connected in parallel with the first CMOS transistor and is driven by an output signal of the NAND gate NA1 and a NOR gate NOR1 and composed of a PMOS transistor P2 and an NMOS transistor N2 for outputting an output signal; And a plurality of inverters IN2, IN3, IN4 and second NAND gates NA2 for delaying the output signal of the NAND gate NA1 to the second PMOS transistor P2, and the NOR gate NOR1. Delay the output signal It is composed of a plurality of inverters IN5, IN6, IN7 and a second NOR gate NOR2 for transferring to the 2 NMOS transistor N2.

상기에서 인에이블 신호(En)가 하이 상태로 인가되는 경우에 상기 제 1 NAND 게이트(NA1)와 제 1 NOR 게이트(NOR1)는 데이터 신호(Data)를 제 1 CMOS 트랜지스터로 전달한다. 이 때, 상기 제 1 NAND 게이트(NA1)와 제 1 NOR 게이트(NOR1)의 출력 신호는 다수의 인버터(IN2, ... , IN7)와 제 2 NAND 게이트(NA2) 및 제 2 NOR 게이트(NOR2)로 구성된 지연 회로를 통하여 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)로 전달된다. 따라서, 제 1 PMOS 트랜지스터(P1) 또는 제 1 NMOS 트랜지스터(N1)가 턴-온되고 일정 시간이 흐른 후에 제 2 PMOS 트랜지스터(P2) 또는 제 2 NMOS 트랜지스터(N2)가 턴-온된다.When the enable signal En is applied in a high state, the first NAND gate NA1 and the first NOR gate NOR1 transfer the data signal Data to the first CMOS transistor. In this case, the output signals of the first NAND gate NA1 and the first NOR gate NOR1 may include the plurality of inverters IN2,..., IN7, the second NAND gate NA2, and the second NOR gate NOR2. Is transferred to the second PMOS transistor P2 and the second NMOS transistor N2 through a delay circuit composed of Therefore, after a certain time passes after the first PMOS transistor P1 or the first NMOS transistor N1 is turned on, the second PMOS transistor P2 or the second NMOS transistor N2 is turned on.

출력단의 CMOS 트랜지스터를 점진적으로 턴-온시키는 상기와 같은 CMOS 출력 버퍼 회로는 출력이 천이되는 초기에 구동 전류의 최고값(Peak)에 의한 출력 잡음을 감소시키는 데 필요하다.Such a CMOS output buffer circuit that gradually turns on the CMOS transistor at the output stage is necessary to reduce the output noise due to the peak value of the drive current at the beginning of the output transition.

그러나, 상기와 같이 출력단의 다수의 CMOS 트랜지스터 중에서 일부의 CMOS 트랜지스터만 턴-온시키고, 일부 CMOS 트랜지스터는 턴-오프시키는 종래의 CMOS 출력 버퍼 회로는 출력단의 CMOS 트랜지스터의 구동 능력의 차이로 인하여 필요로 하는 구동 전류의 크기를 만족시킬 수 없는 경우가 발생하게 된다. 예를 들어, 구동 전류가 2 mA를 만족해야 하는 경우에, 앞 단의 PMOS 트랜지스터(P1)의 구동 전류의 범위가 1.3 mA ~ 1.6 mA이고, 뒷 단의 PMOS 트랜지스터(P2)의 구동 전류의 범위가1.0 mA ~ 1.3 mA라면, 전원 전압이 높은 고전압 조건에서 뒷 단의 PMOS 트랜지스터(P2)를 턴-오프시키면, 2 mA의 필요한 구동 전류를 만족시킬 수 없게 된다. 이러한 경우는, 온도나 ESD(ElectroStatic Discharge) 등과 같은 반도체 회로의 여러 가지 요인에 의해서도 발생할 수 있다.However, a conventional CMOS output buffer circuit that turns on only some CMOS transistors and turns off some CMOS transistors among the plurality of CMOS transistors at the output stage as described above is required due to the difference in driving capability of the CMOS transistors at the output stage. There is a case where the magnitude of the driving current cannot be satisfied. For example, when the drive current must satisfy 2 mA, the range of the drive current of the PMOS transistor P1 in the previous stage is 1.3 mA to 1.6 mA, and the range of the drive current of the PMOS transistor P2 in the rear stage. Is 1.0 mA to 1.3 mA, if the power supply voltage is turned off under high voltage conditions, the PMOS transistor P2 in the rear stage may not be able to satisfy the required driving current of 2 mA. This may also be caused by various factors of the semiconductor circuit, such as temperature or electrostatic discharge (ESD).

또한, 출력단의 CMOS 트랜지스터의 단위폭이 너무 크면, 일부의 CMOS 트랜지스터를 턴-온시키고, 일부의 CMOS 트랜지스터를 턴-오프시키는 경우에는 전체 CMOS 트랜지스터를 턴-온시키는 경우에 비해서 구동 능력의 차이가 크게 되어 구동 전류의 정밀한 제어가 불가능하다.In addition, if the unit width of the CMOS transistors in the output stage is too large, some CMOS transistors are turned on and some CMOS transistors are turned off, and the difference in driving capability is different compared to turning on all CMOS transistors. It becomes large, and precise control of a drive current is impossible.

또한, 상기한 도 2와 같이 출력단의 CMOS 트랜지스터를 점진적으로 턴-오프시킴으로써 출력이 천이되는 초기에 구동 전류의 최고값에 의한 출력 잡음을 감소시킬 수는 있으나, 지연 시간이 경과한 후에는 출력단의 CMOS 트랜지스터가 모두 턴-온되어 구동 전류가 크게되는 문제점이 있다.In addition, as shown in FIG. 2, the output transistors may be reduced by the maximum value of the driving current at the initial stage of the output transition by gradually turning off the CMOS transistors at the output stage, but after the delay time has elapsed. All of the CMOS transistors are turned on so that the driving current is large.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 전원 전압이 높은 고전압 조건일 때, 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로서 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention solves the problems of the prior art, and provides a CMOS output buffer circuit for controlling the driving current by weakly turning on the CMOS transistor of the output stage when the power supply voltage is a high voltage condition. There is a purpose.

상기에 더하여, 본 발명은 출력단의 CMOS 트랜지스터를 약하게 턴-온시키는 것을 이용하여, 출력 잡음을 없애는데 유용한 점진적으로 턴-온시키는 CMOS 출력 버퍼 회로를 제공하는데 그 목적이 있다.In addition to the above, it is an object of the present invention to provide a progressively turn-on CMOS output buffer circuit which is useful for eliminating output noise by using a weakly turned-on CMOS transistor at the output stage.

도 1은 종래의 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로도,1 is a CMOS output buffer circuit diagram for controlling a conventional driving current;

도 2는 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 종래의 CMOS 출력 버퍼 회로도,2 is a conventional CMOS output buffer circuit diagram for controlling drive current by gradually turning on a CMOS transistor at an output stage;

도 3은 본 발명의 실시예에 따른 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로도,3 is a CMOS output buffer circuit diagram for controlling driving current by weakly turning on a CMOS transistor at an output stage according to an embodiment of the present invention;

도 4는 본 발명의 일실시예에 따른 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 또다른 CMOS 출력 버퍼 회로도,4 is another CMOS output buffer circuit diagram for controlling driving current by weakly turning on a CMOS transistor of an output stage according to an embodiment of the present invention;

도 5는 본 발명의 일실시예에 따른, 약한 턴-온을 이용하여 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로도,5 is a CMOS output buffer circuit diagram for controlling driving current by gradually turning on a CMOS transistor at an output stage using weak turn-on according to an embodiment of the present invention;

도 6a 및 도 6b는 종래의 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로에 있어서, 입력 신호에 따른 시뮬레이션 결과를 도시한 도면,6A and 6B illustrate simulation results according to input signals in a CMOS output buffer circuit for controlling a conventional driving current.

도 7a 및 도 7b는 본 발명의 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로에 있어서, 입력 신호에 따른 시뮬레이션 결과를 도시한 도면,7A and 7B show simulation results according to input signals in a CMOS output buffer circuit for controlling driving current by weakly turning on a CMOS transistor of an output stage of the present invention;

도 8a 및 도 8b는 본 발명의 약한 턴-온을 이용하여 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로에 있어서, 입력 신호에 따른 시뮬레이션 결과를 도시한 도면.8A and 8B illustrate simulation results according to input signals in a CMOS output buffer circuit for controlling driving current by gradually turning on a CMOS transistor at an output stage using a weak turn-on of the present invention. .

(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)

100: 제어부 200: 점진적인 턴-온 수단100: control unit 200: gradual turn-on means

10: 입력부 20: PMOS 트랜지스터 제어부10: input unit 20: PMOS transistor control unit

30: NMOS 트랜지스터 제어부 40, 70: 출력부30: NMOS transistor control unit 40, 70: output unit

50: 제 1 점진적인 턴-온 수단 60: 제 2 점진적인 턴-온 수단50: first gradual turn-on means 60: second gradual turn-on means

21, 31, 52, 54: NMOS 트랜지스터21, 31, 52, 54: NMOS transistor

22, 32, 51, 53: PMOS 트랜지스터 41, 42: CMOS 트랜지스터22, 32, 51, 53: PMOS transistors 41, 42: CMOS transistors

P1, P3, P3: PMOS 트랜지스터 N1, N2, N3: NMOS 트랜지스터P1, P3, P3: PMOS transistors N1, N2, N3: NMOS transistors

T1, T2: 전달 게이트 NA1, NA2: NAND 게이트T1, T2: transfer gate NA1, NA2: NAND gate

NOR1, NOR2: NOR 게이트 IN1, ... , IN7: 인버터NOR1, NOR2: NOR gate IN1, ..., IN7: Inverter

상기 목적을 달성하기 위한 본 발명의 씨모스 출력 버퍼회로는, 출력 단자로 전원전압을 공급하는 제 1 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 제 1 풀다운 드라이버로 구성된 제 1 출력부와, 상기 출력 단자로 전원 전압을 공급하는 제 2 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 제 2 풀다운 드라이버로 구성된 제 2 출력부와, 데이타 신호와 인에이블 신호를 수신하여 상기 제 1 풀업 드라이버를 제어하는 제 1 입력 신호와 상기 제 1 풀다운 드라이버를 제어하는 제 2 입력 신호를 발생하는 입력부와, 상기 제 1 입력 신호를 수신하여 제어 신호에 의해 상기 제 2 풀업 드라이버를 제어하는 신호로 전송하고, 상기 제 2 입력 신호를 수신하여 상기 제어 신호에 의해 상기 제 2 풀다운 드라이버를 제어하는 신호로 전송하는 제어부를 구비한 것을 특징으로 한다.상기 인에이블 신호와 데이타 신호의 반전된 신호를 수신하여 상기 제 1 입력 신호를 발생하는 낸드(NAND) 게이트와, 상기 데이타 신호와 상기 인에이블 신호의 반전된 신호를 수신하여 상기 제 2 입력 신호를 발생하는 노아(NOR) 게이트로 이루어진 것을 특징으로 한다.상기 제 1 및 제 2 출력부의 풀업 드라이버는 각각 피모스(PMOS) 트랜지스터이고, 상기 제 1 및 제 2 출력부의 풀다운 드라이버는 각각 엔모스(NMOS) 트랜지스터인 것을 특징으로 한다.상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 1 입력 신호를 상기 제 2 출력부의 풀업 드라이버를 제어하는 신호로 출력하는 제 1 스위칭 소자와, 상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 2 입력 신호를 상기 제 2 출력부의 풀다운 드라이버를 제어하는 신호로 출력하는 제 2 스위칭 소자로 구성된 것을 특징으로 한다.상기 제 1 및 제 2 스위칭 소자는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 다른 씨모스 출력 버퍼회로는, 출력 단자로 전원 전압을 공급하는 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 풀다운 드라이버로 구성된 출력부와, 데이타 신호와 인에이블 신호를 수신하여 상기 풀업 드라이버를 제어하는 제 1 입력 신호와 상기 풀다운 드라이버를 제어하는 제 2 입력 신호를 발생하는 입력부와, 상기 제 1 입력 신호를 수신하여 제어 신호에 의해 상기 풀업 드라이버를 제어하는 신호로 전송하고, 상기 제 2 입력 신호를 수신하여 상기 제어 신호에 의해 상기 풀다운 드라이버를 제어하는 신호로 전송하는 제어부를 구비한 것을 특징으로 한다.상기 입력부는 상기 인에이블 신호와 데이타 신호의 반전된 신호를 수신하여 상기 제 1 입력 신호를 발생하는 낸드 게이트와, 상기 데이타 신호와 상기 인에이블 신호의 반전된 신호를 수신하여 상기 제 2 입력 신호를 발생하는 노아 게이트로 이루어진 것을 특징으로 한다.상기 출력부의 풀업 드라이버는 피모스 트랜지스터이고, 상기 출력부의 풀다운 드라이버는 엔모스 트랜지스터인 것을 특징으로 한다.상기 제어부는 상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 1 입력 신호를 상기 출력부의 풀업 드라이버를 제어하는 신호로 출력하는 제 1 스위칭 소자와, 상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 2 입력 신호를 상기 출력부의 풀다운 드라이버를 제어하는 신호로 출력하는 제 2 스위칭 소자로 구성된 것을 특징으로 한다.상기 제 1 및 제 2 스위칭 소자는 각각 PMOS 및 NMOS 트랜지스터로 구성된 것을 특징으로 한다.상기 제어 신호는 상기 출력 단자의 신호인 것을 특징으로 한다.The CMOS output buffer circuit of the present invention for achieving the above object comprises: a first output unit comprising a first pull-up driver for supplying a power supply voltage to an output terminal and a first pull-down driver for supplying a ground voltage to the output terminal; A second output including a second pull-up driver for supplying a power voltage to the output terminal and a second pull-down driver for supplying a ground voltage to the output terminal, and receiving a data signal and an enable signal to receive the first pull-up driver. An input unit for generating a first input signal for controlling and a second input signal for controlling the first pull-down driver, receiving the first input signal, and transmitting the first input signal as a signal for controlling the second pull-up driver by a control signal, A control for receiving the second input signal and transmitting the second input signal as a signal for controlling the second pull-down driver by the control signal; And a NAND gate for receiving the inverted signal of the enable signal and the data signal to generate the first input signal, and the inverted signal of the data signal and the enable signal. And a NOR gate configured to receive and generate the second input signal. The pull-up drivers of the first and second output units are PMOS transistors, respectively, and the first and second output units are PMOS transistors. Each of the pull-down drivers may be an NMOS transistor. A first switching device configured to output the first input signal received from the input unit by the control signal as a signal for controlling a pull-up driver of the second output unit. And controlling the pull-down driver of the second output unit to receive the second input signal received from the input unit by the control signal. And a second switching element for outputting a signal. The first and second switching elements are respectively composed of PMOS and NMOS transistors. Another CMOS output buffer of the present invention for achieving the above object is characterized by the above-mentioned. The circuit includes an output configured by a pull-up driver for supplying a power supply voltage to an output terminal, a pull-down driver for supplying a ground voltage to the output terminal, and a first input signal for receiving a data signal and an enable signal to control the pull-up driver. And an input unit for generating a second input signal for controlling the pull-down driver, receiving the first input signal and transmitting the signal as a signal for controlling the pull-up driver by a control signal, and receiving and controlling the second input signal. And a control unit for transmitting the pull-down driver as a signal by a signal. The input unit receives the inverted signal of the enable signal and the data signal to generate the first input signal, and the inverted signal of the data signal and the enable signal to receive the first signal. The pull-up driver of the output unit is a PMOS transistor, and the pull-down driver of the output unit is an NMOS transistor. A first switching element configured to output the first input signal received from the input unit as a signal for controlling the pull-up driver of the output unit, and the second input signal received from the input unit by the control signal to the pull-down driver of the output unit. Comprising a second switching element for outputting as a controlling signal Is characterized in. The first and second switching elements is characterized in that it consists of respectively PMOS and NMOS transistors. The control signal may be a signal on the output terminal.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로를 도시한 것이다. 도3을 참조하면, 본 발명은 데이터 신호(Data)와 인에이블 신호(En)를 입력받아 출력 신호를 출력부(40)로 전달하는 입력부(10); 상기 입력부(10)의 출력 신호를 제공받아 감지 신호(sizecut)에 따라 CMOS 트랜지스터를 약하게 턴-온시키기 위한 제어부(100); 및, 다수의 CMOS 트랜지스터(41, 42, ...)가 병렬로 연결된 출력부(40)로 이루어진다.3 illustrates a CMOS output buffer circuit for controlling drive current by weakly turning on a CMOS transistor at an output stage according to an embodiment of the present invention. Referring to FIG. 3, the present invention includes an input unit 10 which receives a data signal Data and an enable signal En and transmits an output signal to an output unit 40; A control unit (100) for receiving the output signal of the input unit (10) and weakly turning on the CMOS transistor in accordance with a sense signal (sizecut); And an output unit 40 in which a plurality of CMOS transistors 41, 42, ... are connected in parallel.

상기 입력부(10)는 인에이블 신호(En)와 데이터 신호(Data)를 입력받는 NAND 게이트(NA1)와 데이터 신호(Data) 및 인버터(IN1)를 통해 인에이블 신호(En)를 입력으로 받는 NOR 게이트(NOR1)로 이루어진다.The input unit 10 is a NOR that receives an enable signal En through an NAND gate NA1 that receives an enable signal En and a data signal Data, a data signal Data, and an inverter IN1. The gate NOR1 is formed.

상기 제어부(100)는 반전된 감지 신호(sizecutb)에 따라 출력부(40)의 PMOS 트랜지스터를 약하게 턴-온시키기 위한 PMOS 트랜지스터 제어부(20)와 감지 신호(sizecut)에 따라서 출력부(40)의 NMOS 트랜지스터를 약하게 턴-온시키기 위한 NMOS 트랜지스터 제어부(30)로 이루어진다.The controller 100 may weakly turn on the PMOS transistor of the output unit 40 according to the inverted sense signal sizecutb and the output unit 40 of the output unit 40 according to the sense signal sizecut. NMOS transistor controller 30 for weakly turning on the NMOS transistor.

상기 PMOS 트랜지스터 제어부(20)는 접지 전원이 게이트에 연결되어 항상 턴-온되어 있는 PMOS 트랜지스터(22)와 감지 신호(sizecut)의 반전된 신호(sizecutb)가 게이트에 인가되는 NMOS 트랜지스터(21)가 병렬로 연결된 제 1 전달 게이트(T1)로 이루어지는데, 상기 제 1 전달 게이트(T1)를 통하여 입력부(10)의 NAND 게이트(NA1)의 출력 신호가 출력부(40)의 제 2 PMOS 트랜지스터(P2)의 게이트로 인가된다.The PMOS transistor control unit 20 includes a PMOS transistor 22 which is always turned on because the ground power is connected to the gate, and an NMOS transistor 21 in which an inverted signal of the sense signal sizecut is applied to the gate. The first transfer gate T1 is connected in parallel, and the output signal of the NAND gate NA1 of the input unit 10 is connected to the second PMOS transistor P2 of the output unit 40 through the first transfer gate T1. Is applied to the gate.

상기 NMOS 트랜지스터 제어부(30)는 전원 전압(Vcc)이 게이트에 연결되어 항상 턴-온되어 있는 NMOS 트랜지스터(31)와 감지 신호(sizecut)가 게이트에 인가되는 PMOS 트랜지스터(32)가 병렬로 연결된 제 2 전달 게이트(T2)로 이루어지는데, 상기 제 2 전달 게이트(T2)를 통하여 입력부(10)의 NOR 게이트(NOR1)의 출력 신호가 출력부(40)의 제 2 NMOS 트랜지스터(N2)의 게이트로 인가된다.The NMOS transistor controller 30 is formed by connecting a NMOS transistor 31 which is always turned on because a power supply voltage Vcc is connected to a gate, and a PMOS transistor 32 in which a sense signal (sizecut) is applied to the gate in parallel. And a second transfer gate T2, through which the output signal of the NOR gate NOR1 of the input unit 10 passes through the second transfer gate T2 to the gate of the second NMOS transistor N2 of the output unit 40. Is approved.

상기 출력부(40)는 PMOS 트랜지스터(P1, P2, ...)와 NMOS 트랜지스터(N1, N2, ...)로 구성된 다수의 CMOS 트랜지스터(41, 42, ...)가 병렬로 연결된다.The output unit 40 is connected to a plurality of CMOS transistors (41, 42, ...) consisting of PMOS transistors (P1, P2, ...) and NMOS transistors (N1, N2, ...) in parallel. .

상기 다수의 CMOS 트랜지스터(41, 42, ...)에서 제 1 PMOS 트랜지스터(P1)는 입력부(10)의 NAND 게이트(NA1)의 출력 신호를 게이트로 입력받고, 제 1 NMOS 트랜지스터(N1)는 입력부(10)의 NOR 게이트(NOR1)의 출력 신호를 게이트로 입력받는다. 그리고, 제 2 PMOS 트랜지스터(P2)는 입력부(10)의 NAND 게이트(NA1)의 출력 신호를 상기 제 1 전달 게이트(T1)를 통해 입력받고, 제 2 NMOS 트랜지스터(N2)는 입력부(10)의 NOR 게이트(NOR1)의 출력 신호를 상기 제 2 전달 게이트(T2)를 통해서 입력받는다.In the plurality of CMOS transistors 41, 42,..., The first PMOS transistor P1 receives the output signal of the NAND gate NA1 of the input unit 10 as a gate, and the first NMOS transistor N1 The output signal of the NOR gate NOR1 of the input unit 10 is input to the gate. The second PMOS transistor P2 receives the output signal of the NAND gate NA1 of the input unit 10 through the first transfer gate T1, and the second NMOS transistor N2 of the input unit 10 receives the output signal. The output signal of the NOR gate NOR1 is input through the second transfer gate T2.

상기한 바와 같은 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로의 동작을 설명하면 다음과 같다.The operation of the CMOS output buffer circuit according to the embodiment of the present invention as described above is as follows.

인에이블 신호(En)가 로우 상태인 경우에는 입력부(10)의 출력 신호가 출력부(40)의 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 턴-오프시키기 때문에 CMOS 출력 버퍼 회로에서 정상적인 출력 신호가 발생하지 않는다.When the enable signal En is in a low state, the output signal of the input unit 10 turns off the PMOS transistor P1 and the NMOS transistor N1 of the output unit 40, so that the normal output from the CMOS output buffer circuit is performed. No signal is generated.

인에이블 신호(En)가 하이 상태일 경우에는 데이터 신호(Data)를 출력하기 위한 경우로서, 입력부(10)의 NAND 게이트(NA1)와 NOR 게이트(NOR1)는 데이터 신호(Data)를 반전시켜서 각각 출력 신호를 내보내게 된다.When the enable signal En is in a high state, it is a case for outputting the data signal Data. The NAND gate NA1 and the NOR gate NOR1 of the input unit 10 invert the data signal Data, respectively. The output signal will be sent out.

출력부(40)에서 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)로 이루어진 제 1 CMOS 트랜지스터(41)는 입력부(10)의 출력 신호를 반전시키고, 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)로 이루어진 제 2 CMOS 트랜지스터(42)는 상기 제 1 CMOS 트랜지스터(41)의 출력 신호를 반전시킨다.In the output unit 40, the first CMOS transistor 41 including the first PMOS transistor P1 and the first NMOS transistor N1 inverts the output signal of the input unit 10 and the second PMOS transistor P2. The second CMOS transistor 42 including the second NMOS transistor N2 inverts the output signal of the first CMOS transistor 41.

PMOS 트랜지스터 제어부(20)에서 제 1 전달 게이트(T1)는 입력부(10)의 NAND 게이트(NA1)의 출력 신호를 출력부(40)의 제 2 PMOS 트랜지스터(P2)의 게이트로 전달하는데, 전원 전압이 낮은 저전압 조건에서는 반전된 감지 신호(sizecutb)가 하이의 상태로 입력되어 NMOS 트랜지스터(21)가 턴-온됨으로써 제 1 전달 게이트(T1)의 PMOS 트랜지스터(22)와 NMOS 트랜지스터(21)는 모두 턴-온된다. 이 때에는, 제 1 전달 게이트(T1)에 입력되는 신호가 하이 상태인지, 로우 상태인지에 상관없이 출력부(40)의 제 2 PMOS 트랜지스터(P2)로 완전하게 전달한다.In the PMOS transistor controller 20, the first transfer gate T1 transfers the output signal of the NAND gate NA1 of the input unit 10 to the gate of the second PMOS transistor P2 of the output unit 40. In this low low voltage condition, the inverted sense signal sizecutb is input in a high state so that the NMOS transistor 21 is turned on so that both the PMOS transistor 22 and the NMOS transistor 21 of the first transfer gate T1 are turned on. Is turned on. In this case, the signal is completely transferred to the second PMOS transistor P2 of the output unit 40 regardless of whether the signal input to the first transfer gate T1 is high or low.

그러나, 전원 전압이 높은 고전압 조건에서는 감지 신호(sizecut)가 하이 상태이기 때문에 반전된 감지 신호(sizecutb)가 로우의 상태로 되어, 상기 NMOS 트랜지스터(21)는 턴-오프 된다.However, in a high voltage condition where the power supply voltage is high, since the sense signal sizecut is high, the inverted sense signal sizecutb becomes low, and the NMOS transistor 21 is turned off.

상기와 같이, PMOS 트랜지스터(22)만 턴-온되어 있는 경우에는, 상기 제 1 전달 게이트(T1)에 입력되는 신호가 하이 상태인 경우에는 턴-온되어 있는 PMOS 트랜지스터(22)에 의해 출력부(40)로 완전하게 전달되어 제 2 PMOS 트랜지스터(P2)를 완전하게 턴-오프시킨다. 이것은 풀-업(Pull-up) 트랜지스터로서의 PMOS 트랜지스터(22)가 항상 턴-온되어 있어서 하이 상태의 신호를 완전하게 전달하기 때문이다.As described above, when only the PMOS transistor 22 is turned on, when the signal input to the first transfer gate T1 is in a high state, the output unit is turned on by the PMOS transistor 22 that is turned on. Completely transferred to 40 turns off the second PMOS transistor P2 completely. This is because the PMOS transistor 22 as a pull-up transistor is always turned on to completely transmit a high state signal.

그러나, 제 1 전달 게이트(T1)의 입력 신호가 로우 상태인 경우에는 상기의턴-온되어 있는 PMOS 트랜지스터(22)는 로우 상태의 신호를 완전하게 전달하지 못하고 문턱 전압(Threshold Voltage: Vtp) 만큼의 상승된 신호가 출력부(40)의 제 2 PMOS 트랜지스터(P2)에 인가된다. 따라서, 상기 제 2 PMOS 트랜지스터(P2)는 약하게 턴-온됨으로써, 상기 제 2 PMOS 트랜지스터(P2)가 완전하게 턴-온되는 경우보다 구동 전류의 크기가 감소한다.However, when the input signal of the first transfer gate T1 is in the low state, the turned-on PMOS transistor 22 does not completely transmit the low-state signal and has a threshold voltage (Vtp). The raised signal of is applied to the second PMOS transistor P2 of the output unit 40. Therefore, the second PMOS transistor P2 is weakly turned on, thereby reducing the magnitude of the driving current than when the second PMOS transistor P2 is completely turned on.

NMOS 트랜지스터 제어부(30)에서 제 2 전달 게이트(T2)는 입력부(10)의 NOR 게이트(NOR1)의 출력 신호를 출력부(40)의 제 2 NMOS 트랜지스터(N2)의 게이트로 전달하는데, 전원 전압이 낮은 저전압 조건에서는 감지 신호(sizecut)가 로우 상태로 인가되어 PMOS 트랜지스터(32)를 턴-온시킴으로써 제 2 전달 게이트(T2)의 PMOS 트랜지스터(32)와 NMOS 트랜지스터(31)는 모두 턴-온된다. 이 때에는, 제 2 전달 게이트(T2)에 입력되는 신호가 하이 상태인지, 로우 상태인지에 상관없이 출력부(40)의 제 2 NMOS 트랜지스터(N2)로 완전하게 전달한다.In the NMOS transistor controller 30, the second transfer gate T2 transfers the output signal of the NOR gate NOR1 of the input unit 10 to the gate of the second NMOS transistor N2 of the output unit 40. In this low low voltage condition, a sense signal (sizecut) is applied in a low state to turn on the PMOS transistor 32 so that both the PMOS transistor 32 and the NMOS transistor 31 of the second transfer gate T2 are turned on. do. At this time, the signal is completely transmitted to the second NMOS transistor N2 of the output unit 40 regardless of whether the signal input to the second transfer gate T2 is high or low.

반면에, 전원 전압이 높은 고전압 조건에서는 감지 신호(sizecut)가 하이 상태로 인가되어 PMOS 트랜지스터(32)가 턴-오프되는데, 상기와 같이 NMOS 트랜지스터(31)만 턴-온된 경우에는 로우 상태로 제 2 전달 게이트(T2)에 입력되는 신호는 출력부로 완전하게 전달되어 제 2 NMOS 트랜지스터(N2)를 턴-오프시킨다. 이것은 풀-다운(Pull-down) 트랜지스터로서의 NMOS 트랜지스터(31)가 항상 턴-온되어 있어서 로우 상태의 신호를 완전하게 전달하기 때문이다.On the other hand, in a high voltage condition where the power supply voltage is high, a sense signal (sizecut) is applied in a high state, and the PMOS transistor 32 is turned off. When only the NMOS transistor 31 is turned on as described above, the PMOS transistor 32 is turned off. The signal input to the second transfer gate T2 is completely transmitted to the output unit to turn off the second NMOS transistor N2. This is because the NMOS transistor 31 as a pull-down transistor is always turned on to completely transmit a low state signal.

그러나, 제 2 전달 게이트(T2)의 입력 신호가 하이 상태인 경우에는 상기의 턴-온되어 있는 NMOS 트랜지스터(31)는 하이 상태의 신호를 완전하게 전달하지 못하고 문턱 전압(Vtn) 만큼의 하강된 신호가 출력부(40)의 제 2 NMOS 트랜지스터(N2)에 인가된다. 따라서, 상기 제 2 NMOS 트랜지스터(N2)는 약하게 턴-온됨으로써, 상기 제 2 NMOS 트랜지스터(N2)가 완전하게 턴-온되는 경우보다 구동 전류의 크기가 감소한다.However, when the input signal of the second transfer gate T2 is in the high state, the turned-on NMOS transistor 31 does not completely transmit the signal in the high state and is lowered by the threshold voltage Vtn. The signal is applied to the second NMOS transistor N2 of the output unit 40. Therefore, the second NMOS transistor N2 is weakly turned on, thereby reducing the magnitude of the driving current than when the second NMOS transistor N2 is completely turned on.

출력단의 다수의 CMOS 트랜지스터 중에서 일부의 CMOS 트랜지스터만 턴-온시킴으로써 구동 전류를 제어하기 위한 종래의 CMOS 출력 버퍼 회로의 데이터 신호(Data) 인에이블 신호(En)에 따른 출력 파형의 시뮬레이션(Simulation) 결과를 도 6에 도시하였다. 그리고, 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 본 발명의 CMOS 출력 버퍼 회로에 있어서 데이터 신호(Data)와 인에이블 신호(En)에 따른 출력 파형의 시뮬레이션 결과를 도 7에 도시하였다.Simulation result of the output waveform according to the data enable signal En of the conventional CMOS output buffer circuit for controlling the driving current by turning on only some CMOS transistors among the plurality of CMOS transistors at the output stage Is shown in FIG. 6. In the CMOS output buffer circuit of the present invention for controlling the driving current by weakly turning on the CMOS transistor at the output terminal, a simulation result of the output waveform according to the data signal and the enable signal En is shown in FIG. 7. Shown.

도 6a는 감지 신호(sizecut)가 하이 상태인 경우에 종래의 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로의 시간에 따른 전압 파형을 도시한 것이고, 도 6b는 시간에 따른 출력 전류의 파형을 도시한 것이다. 도 6a를 참조하면, 종래의 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로의 경우에 전원 전압이 높은 고전압 조건에서 출력부의 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)는 턴-오프 되는 것을 보여준다. 도 6b를 참조하면, 데이터 신호(Data)가 로우 상태인 경우에는 제 1 NMOS 트랜지스터(N1)가 턴-온되어 접지 전원을 통하여 전류(61)가 흐르고, 상기 데이터 신호(Data)가 하이 상태인 경우에는 제 1 PMOS 트랜지스터(P1)가 턴-온되어 전원 전압(Vcc)을 통하여 전류(62)가 흐르게 되는 것을 보여준다.FIG. 6A shows the voltage waveform over time of the CMOS output buffer circuit for controlling the conventional drive current when the sense signal (sizecut) is high, and FIG. 6B shows the waveform of the output current over time. will be. Referring to FIG. 6A, in the case of a CMOS output buffer circuit for controlling a conventional driving current, the second PMOS transistor P2 and the second NMOS transistor N2 of the output unit are turned off under a high voltage condition with a high power supply voltage. Shows that Referring to FIG. 6B, when the data signal Data is in a low state, the first NMOS transistor N1 is turned on so that a current 61 flows through a ground power supply, and the data signal Data is in a high state. In this case, the first PMOS transistor P1 is turned on so that the current 62 flows through the power supply voltage Vcc.

도 7a는 전원 전압이 높은 고전압 조건에서, 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 본 발명의 CMOS 출력 버퍼 회로의 시간에 따른 출력 전압의 파형을 도시한 것이고, 도 7b는 시간에 따른 출력 전류의 파형을 도시한 것이다. 도 7a를 참조하면, 감지 신호(sizecut)가 하이 상태이고, 데이터 신호(Data)가 로우 상태인 경우에, 입력부(10)에서는 하이 상태의 신호가 출력되고 제 1 전달 게이트(T1)에서는 입력된 신호가 완전하게 출력부(40)로 전달되나, 제 2 전달 게이트(T2)에서는 NMOS 트랜지스터(31)의 문턱 전압(Vtn) 만큼 감소된 신호(71)가 출력부(40)의 제 2 NMOS 트랜지스터(N2)에 전달됨으로써, 결과적으로 상기 제 2 NMOS 트랜지스터(N2)는 약하게 턴-온된다.FIG. 7A shows the waveform of the output voltage over time of the CMOS output buffer circuit of the present invention for controlling the drive current by weakly turning on the CMOS transistor at the output stage in a high voltage condition with a high supply voltage, and FIG. The waveform of the output current over time is shown. Referring to FIG. 7A, when the sensing signal sizecut is high and the data signal Data is low, the signal of the high state is output from the input unit 10 and is input from the first transfer gate T1. The signal is completely transmitted to the output unit 40, but the signal 71 reduced by the threshold voltage Vtn of the NMOS transistor 31 in the second transfer gate T2 is the second NMOS transistor of the output unit 40. By passing to N2, the second NMOS transistor N2 is weakly turned on as a result.

그리고, 감지 신호(sizecut)와 데이터 신호(Data)가 하이 상태인 경우에는 입력부(10)에서는 로우 상태의 신호가 출력되고, 제 2 전달 게이트(T2)에서는 입력된 신호가 완전하게 출력부(40)로 전달되나, 제 1 전달 게이트(T1)에서는 PMOS 트랜지스터(22)의 문턱 전압(Vtp) 만큼 증가된 신호(72)가 출력부(40)의 제 2 PMOS 트랜지스터(P2)에 전달됨으로써, 상기 제 2 PMOS 트랜지스터(P2)는 약하게 턴-온된다.When the sensing signal sizecut and the data signal Data are in a high state, a signal in a low state is output from the input unit 10, and an input signal is completely output from the second transfer gate T2. ), But a signal 72 increased by the threshold voltage Vtp of the PMOS transistor 22 is transmitted to the second PMOS transistor P2 of the output unit 40 in the first transfer gate T1. The second PMOS transistor P2 is weakly turned on.

도 7b를 참조하면, 본 발명에 따른 CMOS 출력 버퍼 회로에 있어서, 출력단 CMOS 트랜지스터의 제 2 PMOS 트랜지스터(P2) 또는 제 2 NMOS 트랜지스터(N2)가 약하게 턴-온되는 경우에는 접지 전원을 통하여 흐르는 전류(73)와 전원 전압(Vcc)을 통하여 흐르는 전류(74)가 종래의 CMOS 출력 버퍼 회로에 있어서, 일부 CMOS 트랜지스터를 턴-오프 시키는 경우보다 더욱 완만한 기울기로 증가한 것을 볼 수 있다.Referring to FIG. 7B, in the CMOS output buffer circuit according to the present invention, the current flowing through the ground power supply when the second PMOS transistor P2 or the second NMOS transistor N2 of the output CMOS transistor is weakly turned on. It can be seen that the current 74 flowing through the 73 and the power supply voltage Vcc increases with a gentler slope than in the case of turning off some CMOS transistors in the conventional CMOS output buffer circuit.

상기와 같이, 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 CMOS 트랜지스터의 출력 단위폭 만큼의 출력 전류보다 정밀하게 구동 전류를 제어하기 위한 것이 가능해진다.As described above, it is possible to control the driving current more precisely than the output current by the output unit width of the CMOS transistor by weakly turning on the CMOS transistor at the output stage.

본 발명에 있어서, 구동 전류의 제어는 CMOS 트랜지스터를 약하게 턴-온시키는 것을 이용하기 때문에 도 3에서 출력부(40)를 구성하는 제 1 CMOS 트랜지스터(41)를 제거하더라도 구동 전류가 제어될 수 있다. 도 4에서는 출력부(40)의 제 1 CMOS 트랜지스터(41)를 제거한 본 발명의 일실시예에 따른 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로를 도시하였다.In the present invention, since the control of the driving current uses a weak turn-on of the CMOS transistor, the driving current can be controlled even if the first CMOS transistor 41 constituting the output unit 40 is removed in FIG. . 4 illustrates a CMOS output buffer circuit for controlling a driving current according to an embodiment of the present invention, in which the first CMOS transistor 41 of the output unit 40 is removed.

또한, 출력이 천이되는 초기에 CMOS 트랜지스터를 약하게 턴-온시키고, 지연 시간이 흐른 후에 CMOS 트랜지스터를 강하게 턴-온시킴으로써 출력이 천이하는 초기에 나타날 수 있는 출력 잡음을 제거하는 회로에 있어서, 본 발명에 의한 출력단의 CMOS 트랜지스터를 약하게 턴-온시킴으로써 구동 전류를 제어하기 위한 방법을 이용하면 상기 회로를 구성하는 소자의 개수도 줄이고, 출력 잡음을 감소시키는 효과도 얻을 수 있다.In addition, the present invention provides a circuit for eliminating output noise that may appear early in the output transition by weakly turning on the CMOS transistor at the beginning of the output transition and strongly turning on the CMOS transistor after a delay time. By using the method for controlling the driving current by weakly turning on the CMOS transistor of the output stage by the device, the number of elements constituting the circuit can be reduced and the output noise can be also reduced.

도 5는 본 발명의 일실시예에 따른, 약한 턴-온을 이용하여 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로를 도시한 것이다. 도 5를 참조하면, 본 발명은 데이터 신호(Data)와 인에이블 신호(En)를 입력받아 출력 신호를 출력부로 전달하는 입력부(10); 상기 입력부(10)의 출력 신호를 출력부의 CMOS 트랜지스터로 전달하는 점진적인 턴-온 수단(200); 및, 상기 점진적인 턴-온 수단(200)을 통해서 전달된 신호를 입력받아 출력 신호를 발생하는 출력부(70)로 이루어진다.5 illustrates a CMOS output buffer circuit for controlling drive current by progressively turning on a CMOS transistor at an output stage using weak turn-on, in accordance with an embodiment of the present invention. Referring to FIG. 5, the present invention includes an input unit 10 which receives a data signal Data and an enable signal En and transmits an output signal to an output unit; Progressive turn-on means (200) for transferring the output signal of the input unit (10) to the CMOS transistor of the output unit; And an output unit 70 receiving the signal transmitted through the gradual turn-on means 200 and generating an output signal.

상기 점진적인 턴-온 수단(200)은 출력부(70)의 PMOS 트랜지스터(P1)를 점진적으로 턴-온시키기 위한 제 1 점진적인 턴-온 수단(50)과 출력부(70)의 NMOS 트랜지스터(N1)를 점진적으로 턴-온시키기 위한 제 2 점진적인 턴-온 수단(60)으로 이루어진다.The gradual turn-on means 200 is a first gradual turn-on means 50 for gradually turning on the PMOS transistor P1 of the output part 70 and the NMOS transistor N1 of the output part 70. ) Is the second gradual turn-on means 60 for gradually turning on.

상기 제 1 점진적인 턴-온 수단(50)은 PMOS 트랜지스터(51)와 NMOS 트랜지스터(52)가 병렬로 연결되어 입력부(10)의 NAND 게이트(NA1)의 출력 신호를 출력부(70)의 PMOS 트랜지스터(P1)의 게이트로 전달하는 전달 게이트(T3)로 이루어지는데, 상기 PMOS 트랜지스터(51)의 게이트는 접지 전원에 연결되어 항상 턴-온되어 있다.The first gradual turn-on means 50 has a PMOS transistor 51 and an NMOS transistor 52 connected in parallel to output an output signal of the NAND gate NA1 of the input unit 10 to the PMOS transistor of the output unit 70. It consists of a transfer gate T3 which transfers to the gate of P1. The gate of the PMOS transistor 51 is connected to a ground power source and is always turned on.

상기 제 2 점진적인 턴-온 수단은 PMOS 트랜지스터(53)와 NMOS 트랜지스터(54)가 병렬로 연결되어 입력부(10)의 NOR 게이트(NOR1)의 출력 신호를 출력부(70)의 NMOS 트랜지스터(N1)의 게이트로 전달하는 전달 게이트(T4)로 이루어지는데, 상기 NMOS 트랜지스터(54)의 게이트는 전원 전압에 연결되어서 항상 턴-온되어 있다.In the second gradual turn-on means, the PMOS transistor 53 and the NMOS transistor 54 are connected in parallel to output an output signal of the NOR gate NOR1 of the input unit 10 to the NMOS transistor N1 of the output unit 70. It consists of a transfer gate T4 which transfers to the gate of which the gate of the NMOS transistor 54 is connected to the power supply voltage and is always turned on.

또한 상기 제 1 점진적인 턴-온 수단(50)의 NMOS 트랜지스터(52)와 제 2 점진적인 턴-온 수단(60)의 PMOS 트랜지스터(53)는 게이트가 서로 연결되어출력부(70)의 CMOS 트랜지스터의 출력 단자에 연결된다. 상기와 같은 구성은, 도 3에서 보여진 PMOS 트랜지스터 제어부(20) 및 NMOS 트랜지스터 제어부(30)에 인가되는 감지 신호(sizecut) 및 반전된 감지 신호(sizecutb)를 출력부의 출력 신호(D_out)로 대체한 형태이다.In addition, the NMOS transistor 52 of the first gradual turn-on means 50 and the PMOS transistor 53 of the second gradual turn-on means 60 have gates connected to each other so that the CMOS transistor of the output unit 70 can be connected. It is connected to the output terminal. In the above configuration, the sensing signal sizecut and the inverted sensing signal sizecutb applied to the PMOS transistor controller 20 and the NMOS transistor controller 30 shown in FIG. 3 are replaced with the output signal D_out of the output unit. Form.

상기 출력부(70)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)가 직렬로 연결된 CMOS 트랜지스터로 이루어지는데, 소오스에 전원 전압(Vcc)이 연결된 상기 PMOS 트랜지스터(P1)의 게이트에는 상기 제 3 전달 게이트(T3)를 통하여 전달된 신호가 인가되고, 소오스에 접지 전원이 연결된 상기 NMOS 트랜지스터(N1)의 게이트에는 상기 제 4 전달 게이트(T4)를 통하여 전달된 신호가 인가된다.The output unit 70 includes a CMOS transistor in which a PMOS transistor P1 and an NMOS transistor N1 are connected in series. The third transfer is performed to a gate of the PMOS transistor P1 having a power supply voltage Vcc connected to a source. The signal transmitted through the gate T3 is applied, and the signal transmitted through the fourth transfer gate T4 is applied to the gate of the NMOS transistor N1 having a ground power source connected to the source.

상기와 같이 약한 턴-온을 이용하여 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로의 동작을 살펴보기 위하여, 출력부(70)의 NMOS 트랜지스터(N1)가 턴-온됨으로써 출력부(70)의 출력 신호(D_out)가 하이 상태에서 로우 상태로 천이하는 경우를 설명하기로 한다.In order to examine the operation of the CMOS output buffer circuit for controlling the driving current by gradually turning on the CMOS transistor of the output stage using the weak turn-on as described above, the NMOS transistor N1 of the output unit 70 is A case in which the output signal D_out of the output unit 70 transitions from a high state to a low state by being turned on will be described.

출력부(70)의 출력 신호(D_out)가 하이 상태에서 로우 상태로 천이되기 위해서는 인에이블 신호(En)가 하이 상태로 인가되고, 데이터 신호(Data)가 로우 상태로 인가되어야 한다. 이때, 입력부(10)의 NOR 게이트(NOR1)와 NAND 게이트(NA1)에서는 하이 상태의 신호가 출력되어 점진적인 턴-온 수단(200)으로 인가한다.In order for the output signal D_out of the output unit 70 to transition from the high state to the low state, the enable signal En should be applied in the high state and the data signal Data should be applied in the low state. At this time, a high state signal is output from the NOR gate NOR1 and the NAND gate NA1 of the input unit 10 and applied to the progressive turn-on means 200.

먼저, 제 2 점진적인 턴-온 수단(60)의 동작을 살펴보면, 제 4 전달 게이트(T4)의 PMOS 트랜지스터(53)는 초기에 하이 상태로 있는 출력 신호(D_out)에 의해 턴-오프되어 있으므로, 상기 제 4 전달 게이트(T4)에 입력된 하이 상태의 신호는 NMOS 트랜지스터(54)의 문턱 전압(Vtn) 만큼 감소되어 출력부(70)의 NMOS 트랜지스터(N1)의 게이트로 전달되고, 이렇게 전달된 신호에 의해 상기 NMOS 트랜지스터(N1)는 약하게 턴-온된다.First, referring to the operation of the second gradual turn-on means 60, since the PMOS transistor 53 of the fourth transfer gate T4 is initially turned off by the output signal D_out which is initially in a high state, The high state signal input to the fourth transfer gate T4 is reduced by the threshold voltage Vtn of the NMOS transistor 54 and transferred to the gate of the NMOS transistor N1 of the output unit 70. The NMOS transistor N1 is weakly turned on by the signal.

따라서, 출력부(70)의 출력 신호(D_out)가 하강하기 시작하는데, 출력 신호(D_out)가 상기 출력 신호(D_out)와 연결된 제 4 전달 게이트(T4)의 PMOS 트랜지스터(53)를 턴-온시킬 수 있는 상태까지 하강하면, 상기 PMOS 트랜지스터(53)가 턴-온된다. 결국, 제 4 전달 게이트(T4)의 PMOS 트랜지스터(53)와 NMOS 트랜지스터(54)가 모두 턴-온되면 출력부(70)의 NMOS 트랜지스터(N1)에는 하이 상태로 증가된 신호가 인가되어 상기 NMOS 트랜지스터(N1)는 완전하게 턴-온된다.Accordingly, the output signal D_out of the output unit 70 starts to fall, and the output signal D_out turns on the PMOS transistor 53 of the fourth transfer gate T4 connected to the output signal D_out. When the voltage is lowered to a state capable of being turned on, the PMOS transistor 53 is turned on. As a result, when both the PMOS transistor 53 and the NMOS transistor 54 of the fourth transfer gate T4 are turned on, a signal increased in a high state is applied to the NMOS transistor N1 of the output unit 70 so that the NMOS Transistor N1 is completely turned on.

상기와 같이 출력부(70)의 NMOS 트랜지스터(N1)가 점진적으로 턴-온되는 경우에 있어서, 제 3 전달 게이트(T3)의 NMOS 트랜지스터(52)는 초기에 하이 상태로 있는 출력 신호(D_out)에 의해 턴-온되어 있기 때문에, 제 3 전달 게이트(T3)의 PMOS 트랜지스터(51)와 NMOS 트랜지스터(52)가 모두 턴-온되어 상기 제 3 전달 게이트(T3)에 입력된 하이 상태의 신호는 완전하게 전달되어 출력부(70)의 PMOS 트랜지스터(P1)로 전달되므로, 상기 PMOS 트랜지스터(P1)는 턴-오프된 상태로 있게 된다.As described above, when the NMOS transistor N1 of the output unit 70 is gradually turned on, the NMOS transistor 52 of the third transfer gate T3 is initially in the high state output signal D_out. Since the PMOS transistor 51 and the NMOS transistor 52 of the third transfer gate T3 are turned on, the high-state signal input to the third transfer gate T3 is turned on. Since it is completely delivered to the PMOS transistor P1 of the output unit 70, the PMOS transistor P1 remains turned off.

출력 신호(D_out)가 로우 상태에서 하이 상태로 천이되기 위해서는 상기의 경우와 반대로 인에이블 신호(En)와 데이터 신호(Data)가 모두 하이 상태로 인가되는 경우이다. 이때, 입력부(10)의 NOR 게이트(NOR1)와 NAND 게이트(NA1)에서는 로우 상태의 신호가 출력되어 상기 점진적인 턴-온 수단(200)으로 인가된다. 제 3 전달 게이트(T3)의 NMOS 트랜지스터(52)는 초기에 로우 상태의 출력 신호(D_out)에 의해 턴-오프되어 있기 때문에, 상기 제 3 전달 게이트(T3)에 입력된 로우 상태의 신호는 턴-온된 PMOS 트랜지스터(51)의 문턱 전압(Vtp) 만큼 증가하여 출력부(70)의 PMOS 트랜지스터(P1)로 전달되고 상기 PMOS 트랜지스터(P1)를 약하게 턴-온시킨다In order to transition the output signal D_out from the low state to the high state, the enable signal En and the data signal Data are both applied in the high state as opposed to the above case. At this time, a low state signal is output from the NOR gate NOR1 and the NAND gate NA1 of the input unit 10 and applied to the gradual turn-on means 200. Since the NMOS transistor 52 of the third transfer gate T3 is initially turned off by the output signal D_out in the low state, the low state signal input to the third transfer gate T3 is turned off. The threshold voltage Vtp of the turned-on PMOS transistor 51 is increased to be transferred to the PMOS transistor P1 of the output unit 70 and the PMOS transistor P1 is weakly turned on.

따라서, 출력부(70)의 출력 신호(D_out)가 상승하기 시작하는데, 상기 출력 신호(D_out)가 제 3 전달 게이트(T3)의 NMOS 트랜지스터(52)를 턴-온시킬 수 있는 상태까지 상승하면, 상기 NMOS 트랜지스터(52)가 턴-온되고 상기 제 3 전달 게이트(T3)에 입력되는 로우 상태의 신호는 출력부(70)의 PMOS 트랜지스터(P1)로 완전하게 전달되어 상기 PMOS 트랜지스터(P1)는 완전하게 턴-온된다.Therefore, when the output signal D_out of the output unit 70 starts to rise, the output signal D_out rises to a state capable of turning on the NMOS transistor 52 of the third transfer gate T3. The NMOS transistor 52 is turned on and the low-state signal input to the third transfer gate T3 is completely transferred to the PMOS transistor P1 of the output unit 70 so that the PMOS transistor P1 is provided. Is turned on completely.

상기와 같이, 출력부(70)의 PMOS 트랜지스터(P1)가 점진적으로 턴-온되는 경우에, 제 4 전달 게이트(T4)의 PMOS 트랜지스터(53)는 초기에 로우 상태로 있는 출력 신호(D_out)에 의해 턴-온되어 있으므로, 상기 제 4 전달 게이트(T4)에 입력된 로우 상태의 신호는 완전하게 출력부(70)의 NMOS 트랜지스터(N1)로 전달되고, 이렇게 전달된 신호에 의해 상기 NMOS 트랜지스터(N1)는 턴-오프된 상태로 있게 된다.As described above, when the PMOS transistor P1 of the output unit 70 is gradually turned on, the PMOS transistor 53 of the fourth transfer gate T4 is initially in the low state output signal D_out. Since the signal is turned on, the low state signal input to the fourth transfer gate T4 is completely transmitted to the NMOS transistor N1 of the output unit 70, and the NMOS transistor is transmitted by the transmitted signal. N1 remains turned off.

도 8은 본 발명의 약한 턴-온을 이용하여 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로의 데이터 신호(Data)와 인에이블 신호(En)에 따른 출력 파형의 시뮬레이션 결과를 도시한 것이다.8 is an output according to a data signal and an enable signal En of a CMOS output buffer circuit for controlling driving current by gradually turning on a CMOS transistor at an output stage using a weak turn-on of the present invention. The simulation result of the waveform is shown.

도 8a는 데이터 신호(Data)의 변화에 따른 각 노드의 출력 전압을 도시한 것이고, 도 8b는 상기의 경우에 접지 전원을 통하여 흐르는 전류(83)와 전원 전압(Vcc)을 통하여 흐르는 전류(84)를 도시한 것이다.FIG. 8A shows the output voltage of each node according to the change of the data signal Data, and FIG. 8B shows the current 83 flowing through the ground power supply and the current 84 flowing through the power supply voltage Vcc in this case. ) Is shown.

도 8a를 참조하면, 초기에 하이 상태의 출력 신호(D_out)에 의해 제 4 전달 게이트(T4)의 PMOS 트랜지스터(53)가 턴-오프된 경우에, 인에이블 신호(En)가 하이 상태로 인가되고, 데이터 신호(Data)가 로우 상태로 인가되면 상기 제 4 전달 게이트(T4)에는 하이 상태의 신호가 인가되는데, 상기 하이 상태의 신호는 NMOS 트랜지스터(54)의 문턱 전압(Vtn) 만큼 감소되어 출력부(70)의 NMOS 트랜지스터(N1)로 전달되므로 상기 NMOS 트랜지스터(N1)는 약하게 턴-온(82)되는 것을 알 수 있다. 상기의 경우에, 접지 전원을 통하여 흐르는 구동 전류(83)도 초기에 최고값을 나타내지 않고 NMOS 트랜지스터(N1)가 약하게 턴-온되어 있는 동안 구동 전류가 감소(85)되어 흐르는 것을 알 수 있다.Referring to FIG. 8A, when the PMOS transistor 53 of the fourth transfer gate T4 is turned off by the output signal D_out in the high state, the enable signal En is applied to the high state. When the data signal Data is applied in the low state, a high state signal is applied to the fourth transfer gate T4, and the high state signal is reduced by the threshold voltage Vtn of the NMOS transistor 54. Since the NMOS transistor N1 is transferred to the NMOS transistor N1 of the output unit 70, it can be seen that the NMOS transistor N1 is weakly turned on 82. In this case, it can be seen that the drive current 83 flowing through the ground power supply does not initially exhibit the highest value, but the drive current decreases 85 while the NMOS transistor N1 is weakly turned on.

출력 신호(D_out)가 초기에 로우 상태로 있어서 제 3 전달 게이트(T3)의 NMOS 트랜지스터(52)가 턴-오프되어 있는 경우에, 인에이블 신호(En)와 데이터 신호(Data)가 하이 상태로 인가되면 상기 제 3 전달 게이트(T3)에는 로우 상태의 신호가 인가되는데, 상기 로우 상태의 신호는 PMOS 트랜지스터(51)의 문턱 전압(Vtp) 만큼 증가되어 출력부(70)의 PMOS 트랜지스터(P1)로 전달되므로 상기 PMOS 트랜지스터(P1)는 약하게 턴-온(81)된다. 상기의 경우에, 전원을 통하여 흐르는 구동 전류(84)도 초기에 최고값을 나타내지 않고 상기 PMOS 트랜지스터(P1)가 약하게 턴-온되어 있는 동안 구동 전류가 감소(86)되어 흐르는 것을 알 수 있다.When the output signal D_out is initially in the low state and the NMOS transistor 52 of the third transfer gate T3 is turned off, the enable signal En and the data signal Data are in a high state. When applied, a signal having a low state is applied to the third transfer gate T3. The low state signal is increased by the threshold voltage Vtp of the PMOS transistor 51, so that the PMOS transistor P1 of the output unit 70 is applied. The PMOS transistor P1 is weakly turned on 81 because it is transferred to. In this case, it can be seen that the driving current 84 flowing through the power supply does not initially exhibit the highest value, but the driving current decreases 86 while the PMOS transistor P1 is weakly turned on.

이상에서 자세히 설명된 바와 같이, 본 발명의 구동 전류를 제어하기 위한 CMOS 출력 버퍼 회로에 따르면, 전원 전압이 높은 고전압 조건의 경우에는 출력단의 CMOS 트랜지스터를 턴-오프시키지 않고 약하게 턴-온시킴으로써 구동 전류를 정밀하게 제어할 수 있다.As described in detail above, according to the CMOS output buffer circuit for controlling the driving current of the present invention, in the case of a high voltage condition in which the power supply voltage is high, the driving current is weakly turned on without turning off the CMOS transistor of the output stage. Can be precisely controlled.

또한, 출력단의 CMOS 트랜지스터를 점진적으로 턴-온시킴으로써 구동 전류를 제어하기 위한 본 발명의 CMOS 출력 버퍼 회로에 따르면, 출력부의 CMOS 트랜지스터를 약하게 턴-온시키고 일정 시간이 흐른 후에 완전하게 턴-온시킴으로써 구동 전류의 초기값이 최고값으로 출력되지 않게 함으로써 출력 잡음도 없앨 수 있고, 회로의 구성도 더욱 간단하게 할 수 있다.Further, according to the CMOS output buffer circuit of the present invention for controlling the drive current by gradually turning on the CMOS transistor of the output stage, the CMOS transistor of the output portion is weakly turned on and completely turned on after a certain time. By not outputting the initial value of the drive current to the maximum value, output noise can be eliminated, and the circuit configuration can be further simplified.

이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims

씨모스 출력 버퍼회로에 있어서,In the CMOS output buffer circuit,

출력 단자로 전원 전압을 공급하는 제 1 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 제 1 풀다운 드라이버로 구성된 제 1 출력부와,A first output unit comprising a first pull-up driver for supplying a power voltage to an output terminal and a first pull-down driver for supplying a ground voltage to the output terminal;

상기 출력 단자로 전원 전압을 공급하는 제 2 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 제 2 풀다운 드라이버로 구성된 제 2 출력부와,A second output unit including a second pull-up driver for supplying a power voltage to the output terminal and a second pull-down driver for supplying a ground voltage to the output terminal;

데이타 신호와 인에이블 신호를 수신하여 상기 제 1 풀업 드라이버를 제어하는 제 1 입력 신호와 상기 제 1 풀다운 드라이버를 제어하는 제 2 입력 신호를 발생하는 입력부와,An input unit receiving a data signal and an enable signal to generate a first input signal for controlling the first pull-up driver and a second input signal for controlling the first pull-down driver;

상기 제 1 입력 신호를 수신하여 제어 신호에 의해 상기 제 2 풀업 드라이버를 제어하는 신호로 전송하고, 상기 제 2 입력 신호를 수신하여 상기 제어 신호에 의해 상기 제 2 풀다운 드라이버를 제어하는 신호로 전송하는 제어부를 구비한 것을 특징으로 하는 씨모스 출력 버퍼회로.Receiving the first input signal and transmitting the signal as a signal for controlling the second pull-up driver by a control signal, and receiving the second input signal as a signal for controlling the second pull-down driver by the control signal CMOS output buffer circuit comprising a control unit.

제 1 항에 있어서, 상기 입력부는The method of claim 1, wherein the input unit

상기 인에이블 신호와 데이타 신호의 반전된 신호를 수신하여 상기 제 1 입력 신호를 발생하는 낸드(NAND) 게이트와,A NAND gate receiving the inverted signal of the enable signal and the data signal to generate the first input signal;

상기 데이타 신호와 상기 인에이블 신호의 반전된 신호를 수신하여 상기 제 2 입력 신호를 발생하는 노아(NOR) 게이트로 이루어진 것을 특징으로 하는 씨모스 출력 버퍼회로.And a NOR gate configured to receive the inverted signal of the data signal and the enable signal to generate the second input signal.

제 1 항에 있어서,The method of claim 1,

상기 제 1 및 제 2 출력부의 풀업 드라이버는 각각 피모스(PMOS) 트랜지스터이고,Pull-up drivers of the first and second output units are PMOS transistors, respectively.

상기 제 1 및 제 2 출력부의 풀다운 드라이버는 각각 엔모스(NMOS) 트랜지스터인 것을 특징으로 하는 씨모스 출력 버퍼회로.And the pull down drivers of the first and second output units are NMOS transistors, respectively.

제 1 항에 있어서,The method of claim 1,

상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 1 입력 신호를 상기 제 2 출력부의 풀업 드라이버를 제어하는 신호로 출력하는 제 1 스위칭 소자와,A first switching element configured to output the first input signal received from the input unit by the control signal as a signal for controlling a pull-up driver of the second output unit;

상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 2 입력 신호를 상기 제 2 출력부의 풀다운 드라이버를 제어하는 신호로 출력하는 제 2 스위칭 소자로 구성된 것을 특징으로 하는 씨모스 출력 버퍼회로.And a second switching element configured to output the second input signal received from the input unit by the control signal as a signal for controlling a pull-down driver of the second output unit.

제 4 항에 있어서,The method of claim 4, wherein

상기 제 1 및 제 2 스위칭 소자는 각각 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트인 것을 특징으로 하는 씨모스 출력 버퍼회로.And the first and second switching elements are transfer gates each consisting of a PMOS and an NMOS transistor.

씨모스 출력 버퍼회로에 있어서,In the CMOS output buffer circuit,

출력 단자로 전원 전압을 공급하는 풀업 드라이버와 상기 출력 단자로 접지 전압을 공급하는 풀다운 드라이버로 구성된 출력부와,An output unit comprising a pull-up driver for supplying a power voltage to an output terminal and a pull-down driver for supplying a ground voltage to the output terminal;

데이타 신호와 인에이블 신호를 수신하여 상기 풀업 드라이버를 제어하는 제 1 입력 신호와 상기 풀다운 드라이버를 제어하는 제 2 입력 신호를 발생하는 입력부와,An input unit receiving a data signal and an enable signal to generate a first input signal for controlling the pull-up driver and a second input signal for controlling the pull-down driver;

상기 제 1 입력 신호를 수신하여 제어 신호에 의해 상기 풀업 드라이버를 제어하는 신호로 전송하고, 상기 제 2 입력 신호를 수신하여 상기 제어 신호에 의해 상기 풀다운 드라이버를 제어하는 신호로 전송하는 제어부를 구비한 것을 특징으로 하는 씨모스 출력 버퍼회로.And a control unit for receiving the first input signal and transmitting the signal as a signal for controlling the pull-up driver by a control signal, and receiving the second input signal as a signal for controlling the pull-down driver by the control signal. CMOS output buffer circuit, characterized in that.

제 8 항에 있어서, 상기 입력부는The method of claim 8, wherein the input unit

제 8 항에 있어서,The method of claim 8,

상기 출력부의 풀업 드라이버는 피모스(PMOS) 트랜지스터이고,The pull-up driver of the output unit is a PMOS transistor,

상기 출력부의 풀다운 드라이버는 엔모스(NMOS) 트랜지스터인 것을 특징으로 하는 씨모스 출력 버퍼회로.And a pull-down driver of the output unit is an NMOS transistor.

제 8 항에 있어서, 상기 제어부는,The method of claim 8, wherein the control unit,

상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 1 입력 신호를 상기 출력부의 풀업 드라이버를 제어하는 신호로 출력하는 제 1 스위칭 소자와,A first switching element configured to output the first input signal received from the input unit by the control signal as a signal for controlling a pull-up driver of the output unit;

상기 제어 신호에 의해 상기 입력부로부터 수신된 상기 제 2 입력 신호를 상기 출력부의 풀다운 드라이버를 제어하는 신호로 출력하는 제 2 스위칭 소자로 구성된 것을 특징으로 하는 씨모스 출력 버퍼회로.And a second switching element configured to output the second input signal received from the input unit by the control signal as a signal for controlling a pull-down driver of the output unit.

제 11 항에 있어서,The method of claim 11,

제 8 항에 있어서,The method of claim 8,

상기 제어 신호는 상기 출력 단자의 신호인 것을 특징으로 하는 씨모스 출력 버퍼회로.And said control signal is a signal of said output terminal.