KR100318262B1 - Method for forming alignment key of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 얼라인먼트 키 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판의 스크라이브 라인에 얼라인먼트키를 형성하는 방법으로서, 반도체 기판의 스크라이브 라인에 제 1 깊이를 갖는 수개의 트랜치를 형성하는 단계; 상기 트랜치내에 산화막을 매립하는 단계; 상기 반도체 기판의 스크라이브 라인내의 기판과 트랜치내 매립된 산화막을 제 2 깊이만큼 에치하는 단계; 및 상기 트랜치내에 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for forming an alignment key of a semiconductor device. The present invention discloses a method of forming an alignment key on a scribe line of a semiconductor substrate, comprising: forming several trenches having a first depth in the scribe line of the semiconductor substrate; Embedding an oxide film in the trench; Etching the oxide film buried in the trench with the substrate in the scribe line of the semiconductor substrate by a second depth; And removing an oxide film in the trench.
Description
본 발명은 반도체 소자의 얼라인먼트 키(alignment key) 형성방법에 관한 것으로, 보다 구체적으로는 후속으로 연마 공정을 요하는 얼라인먼트키 제작시, 얼라인먼트 키의 손상을 방지할 수 있는 반도체 소자의 얼라인먼트 키(alignment key) 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming an alignment key of a semiconductor device, and more particularly, to an alignment key of a semiconductor device capable of preventing damage to the alignment key when fabricating an alignment key requiring a polishing process. key).
일반적으로 얼라인먼트키는 반도체 기판상에 패턴을 제작하고자 할때, 마스크를 제위치에 정렬시키기 위한 일종의 패턴이다. 이 얼라인먼트 키는 셀 영역의 패턴 형성과 동시에 진행되며, 셀 영역에 영향을 주지 않는 스크라이브 라인에 형성된다. 즉, 일반적인 마스크 정렬은, 전단계에서 형성된 얼라인먼트 키를 근거로 하여 진행된다.In general, an alignment key is a type of pattern for aligning a mask in place when fabricating a pattern on a semiconductor substrate. This alignment key proceeds simultaneously with the pattern formation of the cell region and is formed on the scribe line which does not affect the cell region. In other words, general mask alignment is performed based on the alignment key formed in the previous step.
여기서, 종래의 필드 산화막 형성시, 스크라이브 라인에 형성되는 얼라인먼트키 형성방법을 첨부 도면 도 1a 내지 도 1e를 참조하여 설명하도록 한다.Herein, a conventional method for forming an alignment key formed on a scribe line when forming a field oxide film will be described with reference to FIGS. 1A to 1E.
도 1a를 참조하여, 반도체 기판(1)의 스크라이브 라인에 소정 깊이를 갖는 트렌치(t)를 형성한다. 이때, 스크라이브 라인(S.C)에 형성되는 트랜치(t)는 셀영역에 소자간을 분리하는 트랜치와 동시에 형성되고, 그 깊이 및 폭 또한 셀 영역의 트랜치와 동일하다. 트랜치(t)는 STI(shallow trench isolation) 구조로, 일반적인 트랜치보다는 좁은 폭을 갖는다. 이때, 트랜치(t)의 깊이는 약 2500Å 정도이다.Referring to FIG. 1A, a trench t having a predetermined depth is formed in a scribe line of the semiconductor substrate 1. At this time, the trench t formed in the scribe line S.C is formed at the same time as the trench separating the elements between the cell regions, and the depth and width thereof are also the same as the trenches of the cell region. The trench t is a shallow trench isolation (STI) structure and has a narrower width than that of a general trench. At this time, the depth of the trench t is about 2500 kPa.
그후, 도 1b에 도시된 바와 같이, 트랜치(t)내부를 충분히 매립시키기 위하여, 비교적 두꺼운 두께의 산화막(2)을 증착한다. 그 다음, 반도체 기판(1) 표면이 노출되도록 산화막(2)을 화학적 기계적 연마한다.Then, as shown in FIG. 1B, an oxide film 2 of relatively thick thickness is deposited to sufficiently fill the inside of the trench t. Then, the oxide film 2 is chemically mechanically polished so that the surface of the semiconductor substrate 1 is exposed.
그리고나서, 도 1c에 도시된 바와 같이, 트랜치(t) 양 옆의 반도체 기판(1)이 얼라인먼트 키의 역할을 할 수 있도록, 산화막(2)을 제거한다.Then, as shown in FIG. 1C, the oxide film 2 is removed so that the semiconductor substrate 1 on both sides of the trench t can serve as an alignment key.
그 다음, 도 1d를 참조하여, 반도체 기판(1) 결과물 상부에 층간 절연막(3)을 증착한 다음, 스크라이브 라인(S.C)에 형성된 층간 절연막(3)을 제거한다. 그후, 셀 영역의 플러그 폴리실리콘막을 형성하기 위하여, 폴리실리콘막(5)을 소정 두께로 형성한다.Next, referring to FIG. 1D, an interlayer insulating film 3 is deposited on the semiconductor substrate 1 resultant, and then the interlayer insulating film 3 formed on the scribe line S.C is removed. Thereafter, in order to form the plug polysilicon film in the cell region, the polysilicon film 5 is formed to a predetermined thickness.
그 후, 도 1e에 도시된 바와 같이, 폴리실리콘막(5)이 셀 영역의 게이트 전극(도시되지 않음) 사이에 매립되도록, 화학적 기계적으로 연마한다.Thereafter, as shown in Fig. 1E, the polysilicon film 5 is chemically and mechanically polished so as to be embedded between the gate electrodes (not shown) in the cell region.
그러나, 상기와 같이 플러그 폴리실리콘막을 화학적 기계적으로 연마하게 되면, 플러그 폴리실리콘막은 매립용 산화막(12)에 비하여 박막이므로, 상기 화학적 기계적 연마시, 스크라이브 라인내의 기판부 즉, 얼라인먼트키가 일부 유실된다. 이에따라, 스크라이브 라인은 표면이 움푹 패이게 되는 디슁(dishing) 현상이 발생된다. 이와같이, 얼라인먼트 키가 일부 파손되면, 노광 장비로 부터 얼라인먼트 키 부분이 정확히 인식되지 않아, 이후 진행되는 공정시 마스크가 제대로 정렬되지 않는다.However, when the plug polysilicon film is chemically and mechanically polished as described above, since the plug polysilicon film is a thin film as compared to the buried oxide film 12, the substrate part in the scribe line, that is, the alignment key, is partially lost during the chemical mechanical polishing. . Accordingly, the scribe line has a dishing phenomenon in which the surface is pitted. As such, when the alignment key is partially damaged, the alignment key portion is not correctly recognized from the exposure equipment, and thus the mask is not properly aligned in the subsequent process.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 후속으로 화학적 기계적 연마 공정을 요하는 얼라인먼트 키의 제작시, 연마 공정으로 얼라인먼트 키의 파손을 방지할 수 있는 반도체 소자의 얼라인먼트 키 형성방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention is to solve the above-mentioned conventional problems, and subsequently in the manufacture of the alignment key requiring a chemical mechanical polishing process, the alignment key forming method of the semiconductor device which can prevent the damage of the alignment key in the polishing process. The purpose is to provide.
도 1a 내지 도 1e는 종래의 얼라인먼트 키 형성방법을 설명하기 위한 단면도.1A to 1E are cross-sectional views for explaining a conventional alignment key forming method.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 얼라인먼트 키 형성방법을 설명하기 위한 단면도.2A to 2D are cross-sectional views illustrating a method of forming an alignment key of a semiconductor device according to the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
10- 반도체 기판 12- 트랜치내 산화막10- semiconductor substrate 12- trench in trench
100- 얼라인먼트키100- alignment key
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 얼라인먼트 키 형성방법은, 반도체 기판의 스크라이브 라인에 2400 내지 2600Å 깊이를 갖는 수개의 트랜치를 형성하는 단계; 트랜치내에 산화막을 매립하는 단계; 반도체 기판의 스크라이브 라인 내의 기판과 산화막을 약 1100 내지 1300Å 깊이만큼 에치하는 단계; 및트랜치 내에 잔류된 산화막을 제거하여 1100 내지 1300Å 깊이를 갖는 수개의 얼라인먼트키를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the alignment key forming method of the present invention, forming a plurality of trenches having a depth of 2400 to 2600 에 in the scribe line of the semiconductor substrate; Embedding an oxide film in the trench; Etching the substrate and the oxide film in the scribe line of the semiconductor substrate by a depth of about 1100-1300 microns; And removing the oxide film remaining in the trench to form several alignment keys having a depth of 1100 to 1300 μs.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
첨부 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 얼라인먼트 키 형성방법을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a method for forming an alignment key of a semiconductor device according to the present invention.
도 2a를 참조하여, 반도체 기판(10)의 스크라이브 라인(S.C)에 소정 깊이를갖는 트렌치(T)를 형성한다. 이때, 스크라이브 라인(S.C)에 형성되는 트랜치(T)는 셀영역에 소자간을 분리하는 트랜치와 동시에 형성되고, 그 깊이(D1) 및 폭 또한 셀 영역의 트랜치와 동일하다. 본 실시예에서의 트랜치(T)의 깊이(D1)는 약 2400 내지 2600Å, 바람직하게는 2500Å 정도로 형성한다. 아울러, 스크라이브 라인(S.C)에서의 반도체 기판(10) 표면은 셀 영역의 기판 표면보다 소정 높이만큼 낮다.Referring to FIG. 2A, a trench T having a predetermined depth is formed in the scribe line S.C of the semiconductor substrate 10. At this time, the trench T formed in the scribe line S.C is formed at the same time as the trench separating the elements between the cell regions, and the depth D1 and the width thereof are also the same as the trenches of the cell region. The depth D1 of the trench T in this embodiment is formed to about 2400 to 2600 kPa, preferably about 2500 kPa. In addition, the surface of the semiconductor substrate 10 in the scribe line S.C is lower by a predetermined height than the substrate surface of the cell region.
그후, 도 2b에 도시된 바와 같이, 트랜치(T) 내부를 충분히 매립시키기 위하여, 기판(10) 결과물 상부에 비교적 두꺼운 두께의 산화막(12)을 증착한다. 그 다음, 반도체 기판(10) 표면이 노출되도록 화학적 기계적으로 연마하여, 트랜치(T) 내에 산화막(12)을 매립시킨다.Thereafter, as shown in FIG. 2B, in order to sufficiently fill the inside of the trench T, an oxide film 12 having a relatively thick thickness is deposited on the substrate 10. Next, the surface of the semiconductor substrate 10 is chemically polished to expose the oxide film 12 to fill the trench T.
그 다음, 도 2c에 도시된 바와 같이, 스크라이브 라인(S.C)내의 기판부(10)와 산화막(12)을 소정 깊이(D1), 예를들어, 1200 내지 1400Å 정도, 바람직하게는 1300Å 정도 에치백한다. 이때, 에치백 공정은 실리콘과 산화막의 선택비가 1:1이 되도록 하고, 40 내지 60mT의 압력과, 280 내지 320W의 파워, 75 내지 85Gauss 조건에서, NF3, CF4, Ar 가스를 이용하여 진행된다. 상기 에치백 공정으로 남아있는 산화막(12)의 두께는 1100 내지 1300Å, 더욱 바람직하게는 약 1200Å 정도가 된다. 여기서, 미설명 부호 10a는 원래의 스크라이브 라인의 표면을 나타낸다.Next, as shown in FIG. 2C, the substrate portion 10 and the oxide film 12 in the scribe line SC are etched back to a predetermined depth D1, for example, about 1200 to 1400 kPa, preferably about 1300 kPa. do. At this time, the etch back process is performed so that the selectivity of silicon and oxide film is 1: 1, using NF 3 , CF 4 , and Ar gas under a pressure of 40 to 60 mT, a power of 280 to 320 W, and a 75 to 85 Gauss condition. do. The thickness of the oxide film 12 remaining in the etch back process is 1100 to 1300 kPa, more preferably about 1200 kPa. Here, reference numeral 10a denotes the surface of the original scribe line.
그 다음, 도 2d에 도시된 바와 같이, 산화막(12)을 선택적으로 제거한다. 이때, 산화막(12)은 30 내지 50mT의 압력과, 600 내지 800W의 파워, 75 내지 85Gauss조건에서, NF3, CHF3, Ar 가스를 이용하여 진행된다.Then, as shown in FIG. 2D, the oxide film 12 is selectively removed. At this time, the oxide film 12 proceeds using NF 3 , CHF 3 , and Ar gas under a pressure of 30 to 50 mT, a power of 600 to 800 W, and a 75 to 85 Gauss condition.
이때, 상기 기판과 트랜치 산화막을 동시에 에치백하는 단계와 상기 산화막만을 제거하는 단계는 동일 장비, 예를들어 ME-RIE 타입의 산화막 에쳐(oxide etcher)에서 진행된다. 이와같이, 산화막(12)을 제거하게 되면, 산화막(12) 양측 기판 부분은 스크라이브 라인(S.C)의 표면(100a)으로 부터 소정 높이(D3), 예를들어, 1100 내지 1300Å, 바람직하게는 약 1200Å정도 돌출되어져서, 본 발명의 얼라인먼트키(100)로 작용하게 된다. 이때, 얼라인먼트키(100)는 원래의 기판 표면(10a)보다 약 1300Å 정도 아래에 형성된다.At this time, the step of simultaneously etching back the substrate and the trench oxide layer and removing only the oxide layer are performed in the same equipment, for example, an oxide etcher of the ME-RIE type. In this way, when the oxide film 12 is removed, the substrate portions on both sides of the oxide film 12 are separated from the surface 100a of the scribe line SC by a predetermined height D3, for example, from 1100 to 1300 kPa, preferably about 1200 kPa. It protrudes to some extent and acts as the alignment key 100 of the present invention. At this time, the alignment key 100 is formed about 1300 mm below the original substrate surface 10a.
그후, 기판(10) 표면에 플러그 폴리실리콘막(도시되지 않음)을 증착한후, 화학적 기계적 연마 공정을 진행한다. 이때, 스크라이브 라인(S.C)내의 얼라인먼트키(100)는 원래의 기판 표면(10a)으로 부터 약 1300Å 이하에 배치되므로써, 화학적 기계적 연마에 영향을 받지 않는다. 이에따라, 얼라인먼트키가 유실되지 않는다.Thereafter, a plug polysilicon film (not shown) is deposited on the surface of the substrate 10, followed by a chemical mechanical polishing process. At this time, the alignment key 100 in the scribe line S.C is disposed at about 1300 kPa or less from the original substrate surface 10a, and thus is not affected by chemical mechanical polishing. Accordingly, the alignment key is not lost.
여기서, 일반적으로 노광장비로 부터 얼라인먼트 키의 두께를 인식할때, 얼라인먼트키의 두께가 약 1200Å, 3500Å일때, 인식효율이 높다. 즉, 633nm 파장의 노광 장비로 얼라이먼트 키를 인식할때, 얼라인먼트 키(100)의 높이가 1200Å 일때, 입사광의 위상차가 90도가 되고, 반사광의 위상차가 180도 일때, 콘트라스트가 증가된 신호를 얻을 수 있게 된다.Here, generally, when the thickness of the alignment key is recognized from the exposure apparatus, when the thickness of the alignment key is about 1200Å and 3500Å, the recognition efficiency is high. That is, when the alignment key is recognized by the exposure equipment having a wavelength of 633 nm, when the height of the alignment key 100 is 1200 ,, the phase difference of incident light becomes 90 degrees, and when the phase difference of reflected light is 180 degrees, a signal with increased contrast can be obtained. Will be.
이에따라, 본 발명에서는 얼라인먼트키(100)를 스크라이브 라인(S.C)표면(100a)으로 부터 약 1200Å 정도 돌출되도록 형성하여, 인식 효율을 좋게 하였다.Accordingly, in the present invention, the alignment key 100 is formed to protrude about 1200 부터 from the scribe line S.C surface 100a, thereby improving the recognition efficiency.
또한, 얼라인먼트키(100)의 표면 및 얼라인먼트키(100) 양측의 기판 표면에 실리사이드막과 같은 고반사막을 형성하게 되면, 노광 장비의 반사율이 개선되어, 더욱 콘트라스트가 개선된 신호를 얻을 수 있다.In addition, when a high reflection film such as a silicide film is formed on the surface of the alignment key 100 and the substrate surfaces on both sides of the alignment key 100, the reflectance of the exposure equipment is improved, and thus a signal with improved contrast can be obtained.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스크라이브 라인내에 얼라인먼트 키를 형성하는 공정시, 기판표면으로 부터 소정 깊이 아래에, 약 1200Å 정도의 높이를 갖도록 얼라인먼트 키를 형성한다. 이에따라, 플러그 폴리실리콘막을 형성하기 위한 화학적 기계적 연마 공정시,의한 어택을 받지 않아, 얼라인먼크키가 파손 또는 변형되지 않는다.As described in detail above, according to the present invention, in the process of forming the alignment key in the scribe line, the alignment key is formed to have a height of about 1200 mm below a predetermined depth from the substrate surface. Accordingly, in the chemical mechanical polishing process for forming the plug polysilicon film, no attack is caused, and the alignment monkey key is not broken or deformed.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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