KR100316049B1 - Method of design for high integrated MML device - Google Patents
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Abstract
본 발명은 고집적 MML장치의 패턴 설계방법에 관한 것으로서, 특히 이 방법은 프레임 맵(frame map) 설계에 있어서, 웨이퍼에 노광 공정시 스텝퍼의 노광 잡파일을 작성할 때 각 다이의 메모리 셀 어레이 영역과 로직 회로 영역을 서로 엇갈리게 작성하거나 웨이퍼의 어느 한 줄의 다이 배열이 정상으로 노광되고 다른 다이의 배열이 180°회전되어 노광되도록 작성함으로써 메모리 셀 어레이가 형성될 예정 영역과 로직 회로가 형성될 예정 영역의 패턴 밀도 차이를 균일하게 하여 포토리소그래피 공정과 후속 식각 공정을 안정되게 진행하여 MML장치의 신뢰성을 높인다.The present invention relates to a pattern design method of a highly integrated MML device. In particular, the method relates to a frame map design, in which a memory cell array area and logic of each die are created when an exposure job file of a stepper is created during an exposure process on a wafer. By creating the circuit regions staggered from one another or by arranging one row of die arrays on the wafer to be exposed normally and another array of dies rotated by 180 ° to expose the area where the memory cell array is to be formed and the logic circuit to be formed. The uniformity of the pattern density makes the photolithography process and the subsequent etching process stable, thereby increasing the reliability of the MML device.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 MML장치 제작을 위한 프레임 맵(frame map) 설계시 어레이(array) 형태로 이루어진 메모리 셀 영역과 랜덤(random) 형태로 이루어진 로직 회로 영역사이의 패턴 밀도 차이를 극복해서 안정된 MML장치를 제조하는 고집적 MML장치의 패턴 설계방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a pattern between a memory cell region in an array form and a logic circuit region in a random form when designing a frame map for manufacturing an MML device. The present invention relates to a pattern design method of a highly integrated MML device that overcomes the difference in density to produce a stable MML device.
최근에 들어 등장하고 있는 복합 반도체장치(Merged Memory Logic: 이하 'MML'이라 함)는 한 Chip내에 메모리, 예컨대 DRAM(Dynamic Random Access Memory) 셀 어레이부와 로직 회로부가 함께 집적화된 소자이다. 이러한 MML의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.BACKGROUND OF THE INVENTION In recent years, a composite semiconductor device (hereinafter, referred to as 'MML') is a device in which a memory, for example, a dynamic random access memory (DRAM) cell array unit and a logic circuit unit are integrated together in a chip. Due to the emergence of MML, multimedia functions have been greatly improved, and high integration and speed of semiconductor devices can be effectively achieved.
도 1은 통상적인 메모리칩의 어레이 패턴을 나타낸 도면으로서, 통상의 메모리칩(10)은 메모리 셀이 다수개 어레이 형태로 이루어진 패턴(12)을 갖는다.FIG. 1 is a view illustrating an array pattern of a conventional memory chip, and the conventional memory chip 10 has a pattern 12 having a plurality of arrays of memory cells.
도 2는 통상적인 로직 회로의 랜덤한 패턴 형태를 나타낸 도면으로서, 통상의 로직회로칩(20)는 회로 구성에 따라 랜덤한 패턴(22) 형태를 갖는다.2 is a diagram illustrating a random pattern of a conventional logic circuit, and the conventional logic circuit chip 20 has a form of a random pattern 22 according to a circuit configuration.
도 3은 통상적인 MML장치의 메모리 셀 어레이 패턴 및 로직 회로 패턴의 배치 상태를 나타낸 도면이다.FIG. 3 is a diagram illustrating an arrangement state of a memory cell array pattern and a logic circuit pattern of a conventional MML device.
도 3을 참조하면, MML장치(30)는 도 1에 도시된 메모리 칩의 메모리 셀 어레이 패턴(12)과 도 2에 도시된 로직회로 칩의 랜덤한 회로 패턴(22)을 원칩화하였다.Referring to FIG. 3, the MML device 30 single-chips the memory cell array pattern 12 of the memory chip illustrated in FIG. 1 and the random circuit pattern 22 of the logic circuit chip illustrated in FIG. 2.
도 4는 통상적인 MML장치의 한 다이에서 메모리 셀 어레이 영역과 로직 회로 영역을 구분한 도면으로서, 메모리 칩과 로직회로 칩의 레이아웃을 한 다이 내에 구현하게 되었다. 예컨대, DRAM을 레이아웃하고 나면 통상의 어레이 패턴이 형성되고, 로직은 랜덤한 형태의 패턴으로 형성되는데, 이를 포토리소그래피 공정에서 완벽하게 찍어낼 수 있는 기술은 점점 고도화될수록 어려운 실정이다.FIG. 4 is a diagram illustrating a memory cell array region and a logic circuit region in one die of a conventional MML device. The layout of the memory chip and the logic circuit chip is implemented in one die. For example, after the DRAM is laid out, a general array pattern is formed, and logic is formed in a random pattern, and a technique capable of fully photographing the photolithography process becomes increasingly difficult.
도 5는 종래 기술에 따른 MML장치에서 노광 잡파일이 작성된 프레임 맵 상태를 나타낸 도면으로서, 웨이퍼에 노광 공정시 스텝퍼의 노광 잡파일(job file)을 작성했을 때 프레임 맵(300) 설계는 모든 다이들(310)의 배열을 메모리 셀 어레이 영역(314)과 로직 회로 영역(312)이 정렬되게 배치하였다.FIG. 5 is a view showing a frame map state in which an exposure job file is created in an MML device according to the prior art. When the exposure job file of a stepper is created in an exposure process on a wafer, the frame map 300 design includes all dies. The array of the cells 310 is arranged such that the memory cell array region 314 and the logic circuit region 312 are aligned.
한편, 일반 반도체소자의 제조 공정은 소자 설계를 진행한 레이아웃 패턴과 포토리소그래피 공정을 진행한 후의 패턴을 똑같이 만들어 원하는 전기적 특성을 부여하고자 할 경우 OPC(Optical Proximity Correction) 시뮬레이션 등의 방법을 진행하지만, MML장치와 같이 어레이 패턴과 랜덤 패턴이 원칩화되었을 경우에는 그 제조 공정이 어려워진다.On the other hand, in the manufacturing process of a general semiconductor device, if you want to give the desired electrical characteristics by making the layout pattern after the device design and the pattern after the photolithography process to be the same, OPC (Optical Proximity Correction) simulation, etc. When an array pattern and a random pattern are one-chip like MML apparatus, the manufacturing process becomes difficult.
다시 말해서, 종래 단일 반도체 디바이스의 경우에는 도 1과 같이 한 다이내에 메모리 셀이 대부분 어레이 형태로 배열된 패턴을 갖고 있거나, 도 2와 같이, 로직회로 대부분이 랜덤한 패턴으로 이루어져 있어 포토리소그래피 공정을 진행하는데 어려움이 없었다.In other words, in the case of the conventional single semiconductor device, as shown in FIG. 1, most of the memory cells are arranged in an array as shown in FIG. 1, or as in FIG. 2, most of the logic circuits are made of random patterns, thereby performing a photolithography process. There was no difficulty to proceed.
하지만, 메모리와 로직을 원칩화한 MML장치의 경우 메모리 셀 어레이의 레이아웃과 로직회로의 레이아웃을 동시에 패터닝할 때 어느 한 영역은 어레이 패턴을 갖고 있지만 다른 영역은 랜덤한 패턴을 갖고 있어 포토리소그래피 공정시 포커싱 상태가 좋지 않기 때문에 원하는 패턴을 얻지 못하는 경우, 예컨대 마스크 상의 패턴 크기보다 더 커지거나 일정 영역의 패턴이 작아지는 경우가 종종 있었다.However, in the case of the MML device that has the memory and logic as one chip, when one pattern has the array pattern while the other pattern has the array pattern when the layout of the memory cell array and the logic circuit are simultaneously patterned, the focusing during the photolithography process is achieved. When the desired pattern is not obtained because of poor condition, for example, it is often larger than the pattern size on the mask or the pattern of a certain area becomes small.
그러므로, MML 장치의 패턴 제조 공정시 메모리 셀 어레이 영역과 로직 회로 영역의 패턴 밀도차에 따라 원하는 패턴 형태를 확보하기 어려워서 제조 공정의 신뢰성을 저하시키거나 반도체소자의 수율을 낮추는 문제점이 있었다.Therefore, it is difficult to secure a desired pattern shape according to the pattern density difference between the memory cell array region and the logic circuit region during the pattern fabrication process of the MML device, thereby lowering the reliability of the fabrication process or lowering the yield of the semiconductor device.
본 발명의 목적은 포토 마스크를 제작해서 한 다이를 설계하는 프레임 맵 제작시 미리 메모리 셀 어레이 패턴과 랜덤한 로직 회로 패턴을 균일하게 분포하여 서로 다른 영역의 회로 패턴 밀도 차이를 극복함으로서, 제조 공정의 신뢰성을 높일 수 있는 고집적 MML장치의 패턴 설계방법을 제공하는데 있다.An object of the present invention is to overcome the differences in circuit pattern density in different regions by uniformly distributing memory cell array patterns and random logic circuit patterns in advance when fabricating a frame map that fabricates a photo mask to design a die. It is to provide a pattern design method of a highly integrated MML device that can increase the reliability.
도 1은 통상적인 메모리칩의 어레이 패턴을 나타낸 도면,1 is a view showing an array pattern of a conventional memory chip,
도 2는 통상적인 로직 회로의 랜덤한 패턴 형태를 나타낸 도면,2 illustrates a random pattern form of a conventional logic circuit;
도 3은 통상적인 MML장치의 메모리 셀 어레이 패턴 및 로직 회로 패턴의 배치 상태를 나타낸 도면,3 is a view showing the arrangement of the memory cell array pattern and the logic circuit pattern of a conventional MML device;
도 4는 통상적인 MML장치의 한 다이에서 메모리 셀 어레이 영역과 로직 회로 영역을 구분한 도면,4 is a diagram illustrating a memory cell array region and a logic circuit region in one die of a conventional MML device;
도 5는 종래 기술에 따른 MML장치에서 노광 잡파일(expose job file)이 작성된 프레임 맵(frame map) 상태를 나타낸 도면,FIG. 5 is a diagram illustrating a frame map in which an exposure job file is created in an MML device according to the prior art; FIG.
도 6은 본 발명의 일 실시예에 따른 MML장치에서 새로운 노광 잡파일이 작성된 프레임 맵 상태의 한 예를 나타낸 도면,6 is a view showing an example of a frame map state in which a new exposure job file is created in an MML device according to an embodiment of the present invention;
도 7은 본 발명의 다른 실시예에 따른 MML장치에서 새로운 노광 잡파일이 작성된 프레임 맵 상태의 다른 예를 나타낸 도면.7 is a view showing another example of a frame map state in which a new exposure job file is created in an MML apparatus according to another embodiment of the present invention.
상기 목적을 달성하기 위하여 본 발명은 웨이퍼내 다이에 MML 반도체소자를 제조하고자 포토마스크를 이용한 프레임 맵 설계에 있어서, 메모리 셀 어레이가 형성될 예정 영역과 로직 회로가 형성될 예정 영역의 패턴 밀도 차이를 균일하게 하고자, 웨이퍼에 노광 공정시 스텝퍼의 노광 잡파일을 작성할 때 각 다이의 메모리 셀 어레이 영역과 로직 회로 영역을 서로 엇갈리게 작성하거나 웨이퍼의 어느 한줄의 다이 배열이 정상으로 노광되고 다른 다이의 배열이 180°회전되어 노광되도록 작성하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a frame map design using a photomask to fabricate an MML semiconductor device on an in-wafer die, wherein a difference in pattern density between a region where a memory cell array is to be formed and a region where a logic circuit is to be formed is determined. For uniformity, when creating the exposure job file of the stepper during the exposure process on the wafer, the memory cell array area and the logic circuit area of each die are staggered or the die array of any one row of the wafer is normally exposed and the array of other dies is exposed. It is characterized by making it rotate by 180 degree exposure.
상기 목적을 달성하기 위하여 본 발명의 다른 패턴 설계 방법은 웨이퍼내 다이에 MML 반도체소자를 제조하고자 패턴의 레이아웃 설계에 있어서, 메모리 셀 어레이가 형성될 예정 영역과 로직 회로가 형성될 예정 영역의 패턴 밀도 차이를 균일하게 하고자, 웨이퍼에 노광 공정시 스텝퍼의 노광 잡파일을 작성할 때 각 다이의 메모리 셀 어레이 영역과 로직 회로 영역을 서로 엇갈리게 작성하거나 웨이퍼의 어느 한 줄의 다이 배열이 정상으로 노광되고 다른 다이의 배열이 180°회전되어 노광되도록 작성하는 것을 특징으로 한다.In order to achieve the above object, another pattern designing method of the present invention provides a pattern density of a predetermined area in which a memory cell array is to be formed and a predetermined area in which a logic circuit is to be formed in the layout design of a pattern to manufacture an MML semiconductor device on a die in a wafer. To make the difference even, when creating the exposure job file of the stepper during the exposure process on the wafer, the memory cell array area and the logic circuit area of each die are staggered or the die array of any one row of the wafer is normally exposed and the other die It is characterized in that the arrangement is made so as to be rotated by 180 ° exposure.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 6은 본 발명의 일 실시예에 따른 MML장치에서 새로운 노광 잡파일이 작성된 프레임 맵 상태의 한 예를 나타낸 도면이다.6 is a diagram illustrating an example of a frame map state in which a new exposure job file is created in an MML apparatus according to an embodiment of the present invention.
도 6을 참조하면, 본 발명의 패턴 제조방법은 프레임 맵(300) 설계에 있어서, 웨이퍼에 노광 공정시 스텝퍼의 노광 잡파일을 작성할 때 웨이퍼내의 다이의 MML의 메모리 셀 어레이 영역(314)과 로직 회로 영역(312)을 서로 엇갈리게 작성한다. 즉, 상부 웨이퍼면(A)의 다이들(310)은 로직 회로 영역(312)→메모리 셀 어레이 영역(314)가 배치된 순서로 정렬된 구조를 갖지만, 하부 웨이퍼면(B)의 다이들(310')은 메모리 셀 어레이 영역(314')→로직 회로 영역(312')의 배치 순서로 정렬된 구조를 갖는다.Referring to FIG. 6, the pattern fabrication method of the present invention, in the design of the frame map 300, generates a memory cell array region 314 and logic of an MML of a die in a wafer when creating an exposure job file of a stepper during an exposure process on a wafer. The circuit regions 312 are staggered from each other. That is, the dies 310 of the upper wafer surface A have a structure arranged in the order in which the logic circuit region 312 → the memory cell array region 314 are arranged, but the dies of the lower wafer surface B ( 310 'has a structure arranged in the arrangement order of the memory cell array region 314' → logic circuit region 312 '.
이에 따라, 본 발명은 전체 웨이퍼에서 다이의 배치를 설계하는 프레임 맵 제작시 다이의 메모리 셀 어레이 영역의 어레이 패턴과 로직 회로 영역의 랜덤 패턴을 균일하여 배치하여 전체 패턴 밀도차를 최소한으로 한다.Accordingly, the present invention minimizes the overall pattern density difference by uniformly arranging the array pattern of the memory cell array region of the die and the random pattern of the logic circuit region when fabricating a frame map for designing the arrangement of the die on the entire wafer.
도 7은 본 발명의 다른 실시예에 따른 MML장치에서 새로운 노광 잡파일이 작성된 프레임 맵 상태의 다른 예를 나타낸 도면으로서, 이를 참조하면 본 발명의 패턴 제조 방법은 웨이퍼에 노광 공정시 스텝퍼의 노광 잡파일을 작성할 때 웨이퍼내의 어느 한 줄의 다이(310) 배열이 정상으로 노광되고 다른 다이(310'')의 배열이 180°회전되어 노광되도록 작성한다.FIG. 7 is a view showing another example of a frame map state in which a new exposure job file is created in an MML device according to another embodiment of the present invention. Referring to this, in the pattern manufacturing method of the present invention, an exposure job of a stepper during an exposure process on a wafer is shown. When creating a file, one row of die 310 in the wafer is normally exposed and the other array of die 310 "
그러면, 웨이퍼의 프레임 맵(300) 상태는 예컨대, 웨이퍼의 최상의 두 다이를 예로 들면, 좌측 다이(310)는 로직 회로 영역(312a)→메모리 셀 어레이 영역(314a)가 배치되고, 우측 다이(310'')는 메모리 셀 어레이 영역(314b)→로직 회로 영역(312b)가 배치된다. 이러한 구조로, 웨이퍼의 프레임 맵(300)을 이루도록 다수개의 다이를 배열한다.Then, the state of the frame map 300 of the wafer is, for example, taking the best two dies of the wafer as an example. In the left die 310, a logic circuit region 312a → memory cell array region 314a is disposed, and the right die 310 is placed. Is a memory cell array region 314b-> logic circuit region 312b. With this structure, a plurality of dies are arranged to form the frame map 300 of the wafer.
이에 따라, 본 발명은 웨이퍼에서 다이의 배치를 설계하는 프레임 맵 제작시 MML의 메모리 셀 어레이 영역의 어레이 패턴과 로직 회로 영역의 랜덤 패턴이 있는 다이를 교대로 180°회전하여 배치함으로써 웨이퍼 전체의 다이내 패턴 밀도 차이를 균일하게 할 수 있다.Accordingly, in the present invention, when the frame map for designing the placement of dies on a wafer is formed, the dies having an array pattern of an MML memory cell array area and a die having a random pattern of a logic circuit area are alternately rotated by 180 ° so as to replace the entire wafer. The difference in pattern density can be made uniform.
도면을 참조하지 않았지만, 본 발명의 다른 방법은 웨이퍼의 전체 다이의 패턴 밀도를 균일하게 분포시키는 것이 아니라, 웨이퍼내 다이에 MML 반도체소자를제조하고자 패턴의 레이아웃 설계는, 로직 회로 영역에 랜덤한 회로 패턴을 배치하면서 메모리 셀 어레이와 유사하면서 전기적 특성에 영향을 미치지 않는 더미 패턴을 삽입하거나, 로직 회로 영역에 배치되는 랜덤한 회로 패턴을 메모리 셀 어레이와 유사한 패턴 형태로 형성한다. 이에 따라, MML장치의 패턴 레이아웃은 로직 회로 영역의 랜덤 패턴 형태를 메모리 셀 어레이 영역과 마찬가지로 어레이 패턴화하여 두 영역 사이의 패턴 밀도차를 감소시켜 이후 실시되는 포토리소그래피 공정 조건을 향상시킨다.Although not referring to the drawings, the other method of the present invention does not uniformly distribute the pattern density of the entire die of the wafer, but the layout design of the pattern to fabricate the MML semiconductor element on the die in the wafer is a random circuit in the logic circuit region. While the pattern is disposed, a dummy pattern similar to the memory cell array and not affecting electrical characteristics is inserted, or a random circuit pattern disposed in the logic circuit area is formed in a pattern similar to the memory cell array. Accordingly, the pattern layout of the MML device forms the random pattern shape of the logic circuit area like the memory cell array area to reduce the pattern density difference between the two areas, thereby improving the photolithography process conditions to be performed later.
이때, 다이의 에지 부분의 공간에 메모리 셀 어레이와 로직 회로의 패턴 차이를 극복하기 위하여 더미 메모리 셀 어레이 패턴을 추가 배치할 수도 있다.In this case, the dummy memory cell array pattern may be additionally disposed in the space of the edge portion of the die to overcome the pattern difference between the memory cell array and the logic circuit.
그리고, 패턴의 레이아웃 설계시, 로직 회로 영역에 랜덤한 회로 패턴을 배치하면서 메모리 셀 어레이와 유사한 더미 패턴을 삽입할 경우 메모리 셀 제조공정시 로직 회로 영역에도 불필요한 게이트 전극 공정과 비트라인 내지 커패시터를 어레이 패턴으로 제작하기 위한 마스크 공정에 실시하는 것이 바람직하다.When designing a layout of a pattern, when a dummy pattern similar to a memory cell array is inserted while a random circuit pattern is placed in a logic circuit region, an unnecessary gate electrode process and bit lines or capacitors are arrayed in a logic circuit region during a memory cell manufacturing process. It is preferable to perform to the mask process for producing in a pattern.
상기한 바와 같이 본 발명은, 반도체장치의 제조 공정에서 어레이 패턴과 랜덤 패턴이 같은 다이에 존재하는 경우 다이를 레이아웃하는 프레임 맵 설계시 어레이 영역과 랜덤 영역을 고르게 분포시켜 서로 다른 영역간의 패턴 상의 차이를 완화하거나, 패턴의 레이아웃 설계시 랜덤 패턴 부위에 어레이 패턴 형태로 형성하거나 더미 패턴을 추가함으로써 OPC 시뮬레이션 없이도 이후 포토리소그래피 공정을진행할 때 원하는 패턴 형태로 정의하거나 후속 식각 공정시 원하는 패턴을 구현하는데 이점이 있다.As described above, when the array pattern and the random pattern exist in the same die in the manufacturing process of the semiconductor device, the difference in the pattern between the different areas is evenly distributed by evenly distributing the array area and the random area when designing a frame map for laying out the die. It is advantageous to define the desired pattern shape when performing the subsequent photolithography process without the OPC simulation or to implement the desired pattern during the subsequent etching process by easing the shape, forming the array pattern in the random pattern area or adding the dummy pattern when designing the layout of the pattern. There is this.
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