KR100314773B1 - 반도체 칩 패키지 및 이에 사용되는 리드프레임 - Google Patents

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Abstract

본 발명은 패키지 크기 및 외부 리드 간격을 동일하게 유지하면서 보다 많은 리드 개수를 갖는 반도체 칩 패키지 및 이에 사용되는 리드프레임에 관한 것이다. 본 발명의 목적은 패키지 크기와 외부 리드 간격을 동일하게 유지하면서 보다 많은 리드 개수를 갖는 리드프레임 및 이를 사용하는 반도체 칩 패키지를 제공하는 데 있다. 본 발명의 다른 목적은 외부 리드 간격 및 폭을 줄이지 않고 리드 개수를 증가시켜서 반도체 칩 패키지 취급 및 외부 장치와의 솔더링을 용이하게 하는 데 있다. 이러한 목적을 달성하기 위해서 본 발명의 실시예는 반도체 칩, 반도체 칩이 내장되는 패키지 몸체, 반도체 칩과 전기적으로 연결되는 복수개의 리드를 포함하는 반도체 칩 패키지에 있어서, 패키지 몸체는 제 1 외곽선과 제 2 외곽선으로 이루어지는 외곽선을 포함하고, 리드는 제 1 외곽선을 따라 형성되는 제 1 리드와 제 2 외곽선을 따라 형성되는 제 2 리드를 포함하며, 제 1 외곽선과 그 연장선은 가상의 사각형을 형성하고, 제 2 외곽선은 제 1 외곽선과 소정의 각도를 이루어 가상의 사각형 안쪽으로 연장되며, 제 1 외곽선과 제 2 외곽선의 총길이는 가상의 사각형의 네 변의 합보다 긴 것을 특징으로 하는 반도체 칩 패키지 및 이에 사용되는 리드프레임을 제공한다.

Description

반도체 칩 패키지 및 이에 사용되는 리드프레임{Semiconductor chip package and leadframe}
본 발명은 반도체 칩 패키지 및 이에 사용되는 리드프레임에 관한 것으로서, 보다 구체적으로는 패키지 크기 및 외부 리드 간격을 동일하게 유지하면서 보다 많은 리드 개수를 갖는 반도체 칩 패키지 및 이에 사용되는 리드프레임에 관한 것이다.
최근 전자 장치의 고집적화, 메모리 용량의 증가, 소비 전력과 신호 처리 속도의 증가 및 고밀도 실장의 요구 등의 추세에 따라 반도체 칩 패키지의 중요성이 더욱 증대되고 있다. 반도체 칩의 고집적화 및 메모리 용량의 증가로 입출력 단자의 수가 증가하여 반도체 칩 패키지의 리드 수가 많아져서 리드프레임의 설계가 어려워지고 있다. 또한 전자 장치의 소형화에 따라 반도체 칩 패키지의 형태도 변화되어 실장 밀도가 향상된 박형 패키지의 개발이 가속화되고 있다.
그러나, 전자 장치의 고속화, 대용량화, 소형화 요구는 반도체 칩 크기의 증가를 가져온 반면, 패키지 크기는 소형화되어야 한다는 상호 상반되는 기술을 요구한다. 컴퓨터의 경우를 예로 들면, 기억 용량의 증가를 위해 램(Random AccessMemory)과 같은 반도체 칩의 크기가 자연적으로 증가하여 반도체 칩 패키지의 점유 면적이 커지게 된다. 한정된 인쇄 회로 기판의 공간에 상대적으로 커진 패키지를 실장시키면, 점유율 증가로 인하여 일정 수준의 메모리 용량 이상으로 증가시키는 데에는 한계가 있다. 그렇다고 해서 인쇄 회로 기판의 크기를 증가시키는 것은 현재 소형화, 박형화 추세에 있는 전자 장치의 개발에 역행하는 결과를 초래하게 된다.
도 1은 일반적인 반도체 칩 패키지를 나타내는 평면도이다.
도 1을 참조하면, 반도체 칩 패키지(10)는 외부 리드(12) 수가 208개인 QFP(Quad Flat Package, 이하, 'QFP'라 한다)로서, 외부 리드(12)의 간격(Pitch) a가 0.5mm이고, 패키지 크기(Dimension) b×b가 28.0×28.0mm이다. 외부 리드 간격 a는 외부 리드의 중심에서 인접한 외부 리드 중심까지의 거리로 정의된다.
반도체 칩의 고집적화, 메모리 용량의 증가 등에 대응하여 반도체 칩 패키지(10)의 외부 리드(12)의 개수를 증가시키기 위해서는 패키지 크기를 크게 하거나, 외부 리드(12)의 폭 및 간격을 작게 하는 방법이 있다. 그러나, 위에서 살펴본 바와 같이 반도체 칩 패키지(10)의 크기를 증가시키는 데에는 한계가 있다. 동일한 외부 리드 간격 a를 갖는 반도체 칩 패키지에 240개의 핀을 설치하면, 반도체 칩 패키지의 크기는 32×32mm로 커지게 된다.
따라서, 외부 리드(12)의 폭 및 간격 a를 작게 하는 방법을 고려해 볼 수 있다. 도 1에 도시된 반도체 칩 패키지(10)와 동일한 크기에 256개의 핀을 갖기 위해서는 외부 리드 간격 a가 0.4mm가 되어야 한다. 그런데, 외부 리드 폭이 좁아지고 외부 리드 간격이 0.4mm 이하로 되면, 외부 리드(12)가 약해져서 반도체 칩 패키지(10)를 취급하는 과정에서 외부 리드(12)가 구부려지는 불량이 발생할 수 있다. 또한, 반도체 칩 패키지(10)를 인쇄 회로 기판에 솔더링하는 경우에 외부 리드 간격 a가 좁기 때문에 이웃하는 외부 리드(12)가 전기적으로 단락될 수도 있다.
반도체 칩 패키지(10)의 외부 리드(12) 수가 증가함에 따라 외부 단자로서 솔더 볼(Solder Ball)을 사용하는 볼 그리드 어레이(Ball Grid Array) 기법을 적용하여 반도체 칩 패키지를 제조하는 방법도 개발되었다. 볼 그리드 어레이 패키지에서는 솔더 볼 사이의 간격을 줄이지 않고도 많은 수의 외부 단자를 형성할 수 있다. 그러나, 외부 리드(12)를 사용하는 동일한 핀 수의 반도체 칩 패키지(10)에 비해서 볼 그리드 어레이 패키지는 생산 비용이 약 1.4배 정도 증가한다.
도 2는 선행 기술에 따른 반도체 칩 패키지를 나타내는 평면도, 도 2a 및 도 2b는 도 2에 도시된 반도체 칩 패키지의 부분 확대도이다.
도 2, 2a 및 2b를 참조하면, 반도체 칩 패키지(20)는 일본 특허공개 6-283626호의 일 실시예이다.
일본 특허공개 6-283626호의 내용을 보면 다음과 같다. 반도체 칩 패키지(20)의 패키지 몸체(24)는 외곽선(26)이 원호상으로 형성된다. 패키지 몸체 외곽선(26)의 길이는 가상도형 A의 외형선의 길이보다 길게 되고, 면적은 가상도형 A의 면적보다 작게 된다. 따라서, 외부 리드(22)의 개수를 감소시키지 않고도 동일한 외부 리드 간격을 갖는 반도체 칩 패키지(20)를 소형화할 수 있다. 또한, 외곽선(26)의 길이가 가상도형 A의 한 변의 길이보다 길기 때문에 외부 리드(22)의개수를 증가시킬 수 있다.
그런데, 반도체 칩 패키지(20)는 일본 특허공개 6-283626에 개시된 내용과는 달리, 반도체 칩 패키지(20)의 크기를 증가시키지 않고는 외부 리드(22)의 개수를 증가시키지 못한다. 즉, 외부 리드(22)가 도 2a와 같이 서로 평행하게 원호상의 패키지 몸체(24)로부터 돌출되는 경우를 보면, 패키지 몸체(24)의 외곽선(26)이 가상도형 A와 같이 직선인 경우에 비해서 외부 리드(22)의 개수가 증가한다고 볼 수가 없다. 패키지 몸체(24)의 외곽선(26) 길이가 증가하더라도 외부 리드(22) 간격을 줄이지 않고는 외부 리드(22) 개수를 증가시킬 수 없다.
외부 리드(22)가 도 2b에서와 같이 패키지 몸체(24)의 외곽선(26)과 수직으로 돌출되는 경우에도 외부 리드 간격 a'을 줄이지 않고는 외부 리드(22) 개수를 증가시킬 수 없다. 위에서 살펴본 바와 같이, 반도체 칩 패키지(20)를 인쇄 회로 기판에 솔더링할 때 발생할 수 있는 단락 문제를 해결하기 위해서는 외부 리드(22) 끝단의 간격 a'이 확보되어야 한다. 그런데, 도 2b에 도시된 바와 같이 외부 리드(22)가 패키지 몸체(24)로부터 돌출되는 경우에는, 패키지 몸체 외곽선(26)의 길이가 늘어나서 외부 리드(22)의 개수를 증가시키더라도 외부 리드 끝단의 길이 a'는 줄어들게 된다. 즉, b'는 늘어나더라도 a'가 줄어들게 되므로 외부 리드 간격 a'을 줄이지 않고는 외부 리드(22) 개수를 증가시킬 수 없다.
따라서, 본 발명의 목적은 패키지 크기와 외부 리드 간격을 동일하게 유지하면서 보다 많은 리드 개수를 갖는 반도체 칩 패키지 및 이에 사용되는 리드프레임을 제공하는 데 있다.
본 발명의 다른 목적은 외부 리드 간격 및 리드 폭을 줄이지 않고 리드 개수를 증가시켜서 반도체 칩 패키지 취급 및 외부 장치와의 솔더링을 용이하게 하는 데 있다.
도 1은 일반적인 반도체 칩 패키지를 나타내는 평면도,
도 2는 선행 기술에 따른 반도체 칩 패키지를 나타내는 평면도,
도 3은 본 발명의 실시예에 따른 반도체 칩 패키지를 나타내는 평면도,
도 4는 본 발명의 실시예에 따른 반도체 칩 패키지를 나타내는 정면도,
도 5는 본 발명의 실시예에 따른 반도체 칩 패키지의 공간이 변형된 예를 나타내는 부분 평면도,
도 6은 본 발명의 실시예에 따른 리드프레임을 나타내는 평면도,
도 7은 본 발명의 실시예에 따른 리드프레임의 부분 확대도,
도 8은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타내는 평면도이다.
<도면의 주요 부분에 대한 설명>
10, 20, 100, 300; 반도체 칩 패키지
12, 22, 112a, 112b, 112c, 312a, 312b, 312c, 212a, 212b, 212c; 외부 리드
24, 124, 324; 패키지 몸체 26, 126a, 126b, 126c; 외곽선
110; 반도체 칩 111; 본딩 패드
128; 경사면 216a, 216b, 216c; 가상선
218; 금속선 222a, 222b, 222c; 내부 리드
230; 다이 패드 232; 내부 리드 선단
240; 비전도성 접착 테이프
이러한 목적을 달성하기 위해서 본 발명의 실시예는 반도체 칩, 반도체 칩이 내장되는 패키지 몸체, 반도체 칩과 전기적으로 연결되는 복수개의 리드를 포함하는 반도체 칩 패키지에 있어서, 패키지 몸체는 제 1 외곽선과 제 2 외곽선으로 이루어지는 외곽선을 포함하고, 리드는 제 1 외곽선을 따라 형성되는 제 1 리드와 제 2 외곽선을 따라 형성되는 제 2 리드를 포함하며, 제 1 외곽선과 그 연장선은 가상의 사각형을 형성하고, 제 2 외곽선은 제 1 외곽선과 소정의 각도를 이루어 가상의 사각형 안쪽으로 연장되며, 제 1 외곽선과 제 2 외곽선의 총길이는 가상의 사각형의 네 변의 합보다 긴 것을 특징으로 하는 반도체 칩 패키지 및 이에 사용되는 리드프레임을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하고자 한다. 도면 전반에 걸쳐서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 칩 패키지를 나타내는 평면도이고, 도 4는 본 발명의 실시예에 따른 반도체 칩 패키지를 나타내는 정면도이다.
도 3 및 도 4를 참조하면, 반도체 칩 패키지(100)는 반도체 칩(110), 패키지 몸체(124), 복수개의 외부 리드(112a, 112b, 112c)로 구성된다. 반도체 칩패키지(100)는 외부 리드(112a, 112b, 112c) 수가 256개인 QFP로서, 외부 리드(112a, 112b, 112c)의 간격 f가 0.5mm 이고, 패키지 크기 g×g가 28.0×28.0mm이다. 즉, 도 1에 도시된 반도체 칩 패키지(10)와 외부 리드 간격 및 패키지 크기는 동일하나, 외부 리드 수가 48개 더 많다.
반도체 칩(110)에는 복수개의 본딩 패드(도 6 참조)가 형성되어, 외부 리드(112a, 112b, 112c)와 전기적으로 연결되는 단자 역할을 한다. 외부 장치와 접속되는 외부 리드(112a, 112b, 112c) 부분을 제외하고, 반도체 칩(110) 및 전기적 연결 부분을 외부 환경으로부터 보호하기 위해서 성형 수지로 패키지 몸체(124)를 형성한다. 패키지 몸체(124)의 평면 형상은 일반적인 반도체 칩 패키지의 패키지 몸체의 평면 형상인 가상도형 B와 같은 정사각형이 아니다. 외곽선(126a, 126b, 126c)의 길이를 사각형의 가상도형 B의 외형선보다 길게 하여 외부 리드(112a, 112b, 112c) 개수를 늘리기 위해서 패키지 몸체(124)는 도 3에 도시된 형상을 갖는다.
반도체 칩 패키지(100)의 패키지 몸체(124)에 대한 평면 형상을 설명하면 다음과 같다.
패키지 몸체(124)의 외곽선은 가상도형 B의 각 변에 중첩되는 제 1 외곽선(126a)과 가상도형 B 내부로 연장되는 제 2 외곽선(126b), 제 3 외곽선 (126c)으로 나누어진다. 패키지 몸체(124)에는 가상도형 B 내부로 연장되는 제 2 외곽선(126b)과 제 3 외곽선(126c)에 의해 요부(凹部)의 공간 S1가 형성된다. 가상도형 B의 변 위에 중첩되는 제 1 외곽선(126a)은 가상도형 B의 변 중심부에 형성되는 한 쌍의 제 2 외곽선(126b)에 의해서 이격된다. 따라서, 총 8개의 제 1 외곽선(126a)과 그들의 연장선(도 3의 2점 쇄선)이 가상도형 B를 이루게된다.
제 2 외곽선(126b)은 가상도형 B의 중심부에서 제 1 외곽선(126a)과 직각을 이루며 제 1 외곽선(126a)으로부터 가상도형 B 내부로 연장된다. QFP의 경우, 제 2 외곽선(126b)이 가상도형 B의 네 변에 형성되는 것이 외부 리드(112a, 112b, 112c) 수를 보다 더 증가시킬 수 있다는 점에서 바람직하다. 또한, 제 2 외곽선(126b)은 도 3에 도시된 바와 같이, 가상도형 B를 4등분하는 중심선 L을 기준으로 형성되는 것이 바람직하다. 공간 S1내에는 제 1 외곽선(126a)과 평행하게 제 2 외곽선(126b)에서 연장된 제 3 외곽선(126c)이 형성된다. 이러한 경우에 패키지 몸체(124)의 외곽선(126a, 126b, 126c)은 제 1 외곽선(126a), 제 2 외곽선(126b) 및 제 3 외곽선(126c)에 의해 형성된다.
패키지 몸체(124)에서 돌출되는 제 1 리드(112a), 제 2 리드(112b) 및 제 3 리드(112c)는 제 1 외곽선(126a), 제 2 외곽선(126b) 및 제 3 외곽선(126c)과 각각 수직이다. 따라서, 제 1 외곽선(126a)에서 돌출되는 제 1 리드(112a)와 제 2 외곽선(126b)에서 돌출되는 제 2 리드(112b)는 서로 수직이다. 그리고, 제 3 외각선(126c)에서 돌출되는 제 3 리드(112c)는 제 1 리드(112a)와 평행하게 형성된다. 이때, 가상도형 B의 한 변에 위치하는 한 쌍의 제 2 외곽선(126b) 사이의 간격은 마주보는 제 2 리드(112b)가 서로 닿지 않을 정도로 유지되어야 한다.
도 6에 도시된 바와 같이, 패키지 몸체(124) 내부에는 내부 리드가 배열된다. 따라서, 내부 리드가 가장 밀집되는 목(Neck) 부분의 간격 h를 확보하기 위해서 제 2 외곽선(126b)과 제 3 외곽선(126c)은 경사면(128)에 의해 연결된다. 도 3에서 제 2 외곽선(126b)과 제 3 외곽선(126c)이 직각으로 연결되는 경우를 생각하면, 목 부분의 간격 h'이 경사면(128)에 의해서 연결되는 경우의 간격 h 보다 작아지는 것을 알 수 있다.
본 발명의 실시예에 따른 반도체 칩 패키지(100)를 성형하기 위해서는 성형 금형(도시되지 않음)에 수지 주입구(Gate)를 2개 이상 형성하는 것이 바람직하다. 또한, 성형 금형의 틀(Cavity)이 패키지 몸체(124)와 같이 복잡한 형상을 갖게 되므로, 성형 과정에서 패키지 몸체(124)에 기공(Void)이 발생되지 않게 하기 위해서는 성형 금형의 틀의 각 모서리에 공기 구멍(Air Vent)를 형성하는 것이 바람직하다.
이와 같은 반도체 칩 패키지의 정면 형상은 도 4와 같다.
도 5는 본 발명의 실시예에 따른 반도체 칩 패키지의 공간이 변형된 예를 나타내는 부분 평면도이다.
도 5를 참조하면, 제 2 외곽선(126b)과 제 1 외곽선(126a)이 이루는 각도는 둔각이다. 따라서, 제 1 리드(112a)와 제 2 리드(112b)는 수직이 아니다. 이 경우에도 제 2 외곽선(126b)은 각각의 제 2 외곽선(126b)에서 돌출된 제 2 리드(112b)가 서로 닿지 않도록 간격을 유지하여야 한다.
도 6은 본 발명의 실시예에 따른 리드프레임을 나타내는 평면도, 도 7은 본발명의 실시예에 따른 리드프레임의 부분 확대도이다.
도 6 및 도 7을 참조하면, 리드프레임(200)은 복수개의 내부 리드(222)와 외부 리드(212a, 212b, 212c)를 포함한다. 내부 리드(222a, 222b, 222c)와 외부 리드(212a, 212b, 212c)는 일체로 형성되는데, 도 6의 1점 쇄선은 성형 공정을 거친 후 형성되는 패키지 몸체(도 3의 124)의 외곽선을 나타낸다. 리드프레임(200)의 중심에는 반도체 칩(110)이 탑재되는 다이 패드(230)가 형성되고, 반도체 칩(110)과 내부 리드(222a, 222b, 222c)는 금속선(218)에 의해서 전기적으로 연결된다. 그러나, 다이 패드(230)가 형성되지 않고 내부 리드(222a, 222b, 222c)가 반도체 칩(110)의 본딩 패드(111)까지 연장되어 LOC(Lead On Chip) 또는 TAB(Tape Automated Bonding) 기법의 내부 리드 접착(Inner Lead Bonding) 방식에 의해서 반도체 칩(110)과 내부 리드(222a, 222b, 222c)가 연결될 수도 있다.
외부 리드(212a, 212b, 212c)의 끝부분은 가상선(216a, 216b, 216c) 위에 배열된다. 즉, 제 1 외부 리드(212a)의 끝부분을 연결하는 선은 제 1 가상선(216a)을, 제 2 외부 리드(212b)의 끝부분을 연결하는 선은 제 2 가상선(216b)을, 제 3 외부 리드(212c)의 끝부분을 연결하는 선은 제 3 가상선(216c)을 형성한다. 각각의 가상선(216a, 216b, 216c)은 점선으로 도시된다. 제 1 가상선(216a)과 그 연장선(도 6의 2점 쇄선)은 사각형의 가상도형 C를 이룬다. 이때, 제 1 가상선(216a)은 가상도형 C의 각 변의 중심부를 제외한 나머지 부분에서 가상도형 C와 중첩된다. 제 2 가상선(216c)과 제 3 가상선(216c)은 가상도형 C 내부에 위치한다. 제 2 가상선(216b)은 가상도형 C의 각 변의 중심부에서 제 1 가상선(216a)과 일정한각도를 이루며 가상도형 C 내부로 연장되는데, 각도는 직각을 이루는 것이 바람직하다.
가상도형 C 내부에는 제 2 가상선(216b)과 제 3 가상선(216c)에 의해 공간 S2가 형성되는데, 공간 S2에는 내부 리드(222a, 222b, 222c)와 외부 리드(212a, 212b, 212c)가 존재하지 않는다. 공간 S2내부에 제 3 가상선(216c)이 형성되는데, 제 3 가상선(216c)은 제 1 가상선(216a)과 평행하게 제 2 가상선(216b)에서 연장된다. 제 1 외부 리드(212a), 제 2 외부 리드(212b) 및 제 3 외부 리드(212c)는 제 1 가상선(216a), 제 2 가상선(216b) 및 제 3 가상선(216c)에 각각 수직이다.
내부 리드(222a, 222b, 222c)의 안쪽 끝부분은 다이 패드(230) 주변에 배열된다. 한정된 공간 안에 많은 수의 내부 리드(222a, 222b, 222c)를 형성하기 때문에, 내부 리드(222a, 222b, 222c)의 폭은 매우 가늘어진다. 내부 리드(222a, 222b, 222c)의 안쪽 끝부분에는 금속선(218)과 접합되는 내부 리드 선단(232)이 형성된다. 금속선(218)과의 접합에 필요한 면적을 확보하기 위해서, 내부 리드 선단(232)의 폭은 내부 리드(222a, 222b, 222c)의 폭보다 넓다. 또한, 내부 리드(222a, 222b, 222c)가 밀집한 부분에는 내부 리드(222a, 222b, 222c)를 고정시키기 위해서 비전도성 접착 테이프(240)가 부착될 수 있다.
위에서는 도 3에 도시된 QFP에 사용되는 리드프레임에 대해서 설명하였다. 그러나, 본 발명의 실시예에 따른 리드프레임은 도 8에 도시되는 SOP(Small Outline Package) 또는 SOJ(Small Outline J Form) 패키지에 사용되기 위해서 변형될 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타내는 평면도이다.
도 8을 참조하면, 반도체 칩 패키지(300)는 SOP(Small Outline Package)이나, 본 발명의 실시예는 SOJ(Small Outline J Form) 패키지에 적용될 수도 있다. 도 4에 도시된 반도체 칩 패키지와 달리, 반도체 칩 패키지(300)는 패키지 몸체(324)의 두 변에만 외부 리드(312a, 312b, 312c)가 형성된다.
본 발명은 위에서 설명한 실시예 이외의 다른 변형예로도 구현될 수 있다. 예를 들면, 반도체 칩 패키지의 제 2 외곽선 또는 리드프레임의 제 2 가상선은 각각의 가상도형의 각 변 중심부에 2쌍씩 형성될 수 있다. 또한, 가상도형의 네 변의 합보다 크게 될 수 있다면 가상도형의 모서리 부분에 형성될 수도 있다. 따라서, 위의 실시예는 단순한 예시에 지나지 않으며, 한정적으로 해석되어서는 안된다. 본 발명의 특허청구범위의 기술적 사상 내에서 변형되는 실시예는 본 발명의 범위에 포함되는 것이다.
따라서, 본 발명의 실시예에 따르면 외부 리드 폭 및 간격을 줄이지 않고도 동일한 크기의 반도체 칩 패키지에 보다 많은 외부 단자를 제공할 수 있다.

Claims (16)

  1. 반도체 칩, 상기 반도체 칩이 내장되는 패키지 몸체, 상기 반도체 칩과 전기적으로 연결되는 복수개의 리드를 포함하는 반도체 칩 패키지에 있어서,
    상기 패키지 몸체는 제 1 외곽선과 제 2 외곽선으로 이루어지는 외곽선을 포함하고, 상기 리드는 상기 제 1 외곽선을 따라 형성되는 제 1 리드와 상기 제 2 외곽선을 따라 형성되는 제 2 리드를 포함하며,
    상기 제 1 외곽선과 그 연장선은 가상의 사각형을 형성하고, 상기 제 2 외곽선은 상기 제 1 외곽선과 소정의 각도를 이루어 상기 가상의 사각형 안쪽으로 연장되며,
    상기 제 1 외곽선과 상기 제 2 외곽선의 총길이는 상기 가상의 사각형의 네 변의 합보다 긴 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1 항에 있어서, 상기 제 2 외곽선은 상기 제 1 외곽선과 직각을 이루는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 2 항에 있어서, 상기 패키지 몸체의 외곽선은 상기 제 2 외곽선에 의해 형성된 상기 가상의 사각형 안쪽의 공간에 상기 제 2 외곽선과 소정의 각도를 이루는 제 3 외곽선을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제 3 항에 있어서, 상기 리드는 상기 제 3 외곽선을 따라 형성되는 복수개의 제 3 리드를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제 3 항에 있어서, 상기 제 2 외곽선과 상기 제 3 외곽선은 상기 제 2 외곽선과 상기 제 3 외곽선 각각에 경사진 경사면에 의해서 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제 1 항에 있어서, 상기 제 2 외곽선에 의해 형성된 상기 가상의 사각형 안쪽의 공간은 상기 가상의 사각형을 4등분하는 중심선 상에 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  7. 제 6 항에 있어서, 상기 제 2 외곽선은 상기 가상의 사각형의 네 변에 각각 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제 6 항에 있어서, 상기 제 2 외곽선은 상기 가상의 사각형의 마주보는 두 변에 각각 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  9. 각각 내부 리드와 외부 리드로 이루어지는 복수개의 리드를 포함하는 리드프레임에 있어서,
    상기 리드는 각각 제 1 내부 리드와 제 1 외부 리드로 이루어지는 복수개의제 1 리드, 각각 제 2 내부 리드와 제 2 외부 리드로 이루어지는 복수개의 제 2 리드를 포함하며,
    상기 제 1 외부 리드의 끝을 연결하는 제 1 가상선과 그 연장선은 가상의 사각형을 형성하고, 상기 제 2 외부 리드의 끝을 연결하는 제 2 가상선은 상기 제 1 가상선과 소정의 각도로 상기 가상의 사각형 안쪽으로 연장되며,
    상기 제 1 가상선과 상기 제 2 가상선의 총길이는 상기 가상의 사각형의 네 변의 합보다 긴 것을 특징으로 하는 리드프레임.
  10. 제 9 항에 있어서, 상기 제 2 가상선은 상기 제 1 가상선과 직각을 이루는 것을 특징으로 하는 리드프레임.
  11. 제 9 항에 있어서, 상기 리드는 제 3 내부 리드와 제 3 외부 리드로 이루어지는 제 3 리드를 더 포함하고, 상기 제 3 외부 리드의 끝을 연결하는 제 3 가상선은 상기 제 2 가상선과 소정의 각도를 이루며 상기 제 2 가상선에 의해 형성된 상기 가상의 사각형 안쪽의 공간에 형성되는 것을 특징으로 하는 리드프레임.
  12. 제 9 항에 있어서, 상기 제 2 가상선에 의해 형성된 상기 가상의 사각형 안쪽의 공간은 상기 가상의 사각형을 4등분하는 중심선 상에 형성되는 것을 특징으로 하는 리드프레임.
  13. 제 12 항에 있어서, 상기 제 2 가상선은 상기 가상의 사각형의 네 변에 각각 형성되는 것을 특징으로 하는 리드프레임.
  14. 제 12 항에 있어서, 상기 제 2 가상선은 상기 가상의 사각형의 마주보는 두 변에 각각 형성되는 것을 특징으로 하는 리드프레임.
  15. 제 9 항에 있어서, 상기 리드프레임은 상기 리드프레임의 중심에 반도체 칩이 탑재되는 다이 패드를 더 포함하는 것을 특징으로 하는 리드프레임.
  16. 제 15항에 있어서, 상기 내부 리드는 선단의 폭이 상기 내부 리드의 나머지 부분의 폭보다 큰 것을 특징으로 하는 리드프레임.
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