KR100313765B1 - 타이밍신호에지및지연레인지제어장치 - Google Patents

Abstract

본 발명은 디바이스 언더 테스트(Device Under Test)에 공급되는 타이밍 신호의 에지 위치(Placement)를 최대 10ps까지 제어함으로써 테스트 장비의 성능을 향상시키고 디바이스를 고속으로 테스트함과 동시에 스큐(Skew) 테스트도 가능토록 한 타이밍신호 에지 및 지연 레인지 제어장치에 관한 것으로서, 이러한 본 발명은, 상승 및 하강 에지 지연을 위한 데이터를 발생하는 상승/하강 에지 지연데이터 메모리, 상승 및 하강 에지 지연 데이터를 입력 클록에 동기 시켜 래치 하는 제1 및 제2 데이터 래치, 타이밍 신호의 지연 범위를 가변시키기 위한 제1 및 제2 지연 레인지 가변부, 래치된 에지 지연 데이터에 따라 트리거 단자로 입력되는 기준 타이밍 신호의 에지를 지연시키고, 제1 및 제2 지연 레인지 가변부의 지연 범위 조정치에 따라 상승 및 하강 에지의 지연 레인지를 결정하는 상승/하강 에지 지연부, 지연된 상승 및 하강 펄스를 래치 하는 제1 및 제2 펄스 래치, 래치에서 각각 래치된 펄스를 논리 조합하는 논리 조합부, 논리 조합부의 출력신호를 위상 반전시켜 타이밍 신호로 출력하는 위상 반전부를 구비함으로써, 타이밍 신호의 에지 위치(Placement)를 최대 10ps까지 제어가 가능하고, 동시에 스큐(Skew) 테스트도 가능한 타이밍신호를 발생한다.

Description

타이밍신호 에지 및 지연 레인지 제어장치{ }

본 발명은 메모리 및 디바이스를 테스트하는 모든 장비에 필수적으로 사용되는 타이밍 신호의 에지 및 지연 레인지(Range) 제어에 관한 것으로, 특히 디바이스 언더 테스트(Device Under Test)에 공급되는 타이밍 신호의 에지 위치(Placement)를 최대 10ps까지 제어함으로써 테스트 장비의 성능을 향상시키고 디바이스를 고속으로 테스트함과 동시에 스큐(Skew) 테스트도 가능토록 한 타이밍신호 에지 및 지연 레인지 제어장치에 관한 것이다.

일반적으로, 각종 디바이스(Test Burn-In System, Memory, 파형 발생기 등등)의 기능을 테스트하기 위해서는 다수의 타이밍 신호가 필요하다.

예로써, 메모리 셀에 직접적으로 데이터를 기록/판독할 경우 필요로 하는 타이밍 신호, 메모리에 기입된 데이터를 비교기에서 1사이클 내에 비교할 수 있도록 하는 타이밍 신호, 불량 데이터를 저장할 수 있도록 하는 타이밍 신호등이 그것이다.

첨부한 도면 도1은 일반적인 디바이스 테스트시 요구되는 타이밍 신호의 일예를 나타낸 것이다.

이 중 (a)는 기준 신호로서 상승 에지 에서 알고리즘 패턴 제너레이터(ALPG)가 어드레스를 출력함과 동시에 타이밍 기준 신호로서 스타트하게 된다. 그리고 (b)는 디바이스에 공급되는 타이밍 신호로서 실제 디바이스 언더 테스트(DUT)에 공급된다.

한편, 고속 및 높은 정밀도로 디바이스를 테스트하기 위해서는 도1의 (b)와 같은 타이밍 신호에서 로우(LOW)로 시작되는 하강 에지와 하이(HIGH)로 되는 시점인 상승 에지를 제어함으로써 시작에서 앤드 신호 사이를 제어하게 된다. 또한 하강 에지와 상승 에지를 지정하는 단위로 슬라이딩하면서 실제 동작에 미치는 영향을 테스트함으로써 테스트 스펙을 만족하는지를 검사하는 스큐 테스트가 가능하다.

첨부한 도면 도2는 상기와 같이 타이밍 신호와 하강 에지와 상승 에지를 조절하여 원하는 타이밍 신호를 만드는 종래 타이밍신호 발생장치의 일 예이다.

여기서, 참조부호 10은 기준으로 발생된 타이밍 신호의 하강 에지(T_down)와 타이밍 신호의 상승 에지(T_up)를 비교하고 그 결과에 따라 상기 하강 에지와 상승 에지를 논리조합하기 위한 선택신호를 발생하는 비교부이고, 20은 상기 타이밍 신호의 하강 에지를 설정된 시간만큼 지연시켜 출력하는 하강 에지 지연부이며, 30은 상기 타이밍 신호의 상승 에지를 설정된 시간만큼 지연시켜 출력하는 상승 에지 지연부이다.

또한, 참조부호 40은 비교부(10)에서 발생되는 선택신호(SEL)에 따라 상기 하강 에지/상승 에지 지연부(20)(30)에서 각각 발생되는 하강 에지 및 상승 에지를 선택적으로 논리 조합하여 그 결과치를 타이밍 신호로 발생하는 타이밍 신호 제어 및 발생부이다.

이와 같이 구성된 종래 디바이스 테스트용 타이밍 신호 발생장치는, 비교기(10)에서 기준으로 발생되는 타이밍 신호의 하강 에지(T_down)와 상승 에지(T_up)의 크기를 비교하여 그 결과에 따라 후단의 타이밍 신호 제어 및 발생부(40)에서 상기 상승 에지 및 하강 에지의 조절을 위한 논리조합소자를 선택토록 하는 선택신호(SEL)를 발생하게 된다.

그리고 하강 에지 지연부(20)는 상기 타이밍 신호의 하강 에지(T_down)를 제어하기 위해서 임의의 시간 동안 지연시키는 역할을 하며, 마찬가지로 상승 에지 지연부(30)도 상기 타이밍 신호의 상승 에지(T_up)를 제어하기 위해서 임의의 시간 동안 입력되는 상승 에지 신호를 지연시키는 역할을 한다.

이렇게 하여 임의의 시간 동안 각각 지연된 하강 에지 및 상승 에지는 상기 타이밍 신호 제어 및 발생부(40)에 각각 전달되어 상기 비교부(10)에서 발생되는 선택신호에 따라 논리 조합되어 처리된 후 타이밍 신호로써 출력되어진다.

여기서 발생되는 타이밍 신호는 150ps까지 제어된 정밀한 타이밍 신호이다.

그러나 이러한 종래의 디바이스 테스트용 타이밍 신호 발생장치는, 지연 라인을 사용하기 때문에 150ps이하의 고정밀 타이밍 제어가 불가능한 단점이 있었다.

또한 지연을 할 수 있는 풀 레인지가 고정되기 때문에 에지 컨트롤을 정밀하게 세팅할 경우에 최대로 가변할 수 있는 레인지가 고정되어 스큐 테스트에는 이용하기 어려운 단점이 있었다.

이에 본 발명은 상기와 같은 종래 디바이스 테스트용 타이밍 신호 발생장치에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은, 디바이스 언더 테스트(Device Under Test)에 공급되는 타이밍 신호의 에지 위치(Placement)를 최대 10ps까지 제어함으로써 테스트 장비의 성능을 향상시키고 디바이스를 고속으로 테스트함과 동시에 스큐(Skew) 테스트도 가능토록 한 타이밍신호 에지 및 지연 레인지 제어장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 기술적 수단은,

상승 및 하강 에지 지연을 위한 데이터를 발생하는 상승/하강 에지 지연데이터 메모리와;

상기 상승/하강 지연 데이터 메모리에서 각각 출력되는 상승 및 하강 에지 지연 데이터를 입력 클록에 동기 시켜 래치 하는 제1 및 제2 데이터 래치와;

타이밍 신호의 지연 범위를 가변시키기 위한 제1 및 제2 지연 레인지 가변수단과;

상기 제1 및 제2 데이터 래치에서 래치된 에지 지연 데이터에 따라 트리거 단자로 입력되는 기준 타이밍 신호의 에지를 지연시키고, 상기 제1 및 제2 지연 레인지 가변수단의 지연 범위 조정치에 따라 상승 및 하강 에지의 지연 레인지를 결정하는 상승/하강 에지 지연수단과;

상기 상승/하강 에지 지연수단에서 각각 얻어지는 상승 및 하강 펄스를 래치 하는 제1 및 제2 펄스 래치와;

상기 제1 및 제2 펄스 래치에서 각각 래치된 펄스를 논리 조합하는 논리 조합수단과;

상기 논리조합수단에서 출력되는 신호를 위상 반전시켜 타이밍 신호로 출력하는 위상 반전수단으로 이루어짐을 특징으로 한다.

상기에서, 논리 조합수단은 상기 제1 및 제2 펄스 래치에서 각각 래치된 펄스를 배타적 논리합하는 배타적 논리합소자로 구성됨을 특징으로 한다.

또한, 상기 위상 반전수단은 상기 논리조합수단에서 출력되는 신호를 위상 반전시켜 타이밍 신호로 출력하는 인버터로 구성됨을 특징으로 한다.

도1의 (a)(b)는 일반적인 디바이스 테스트시 요구되는 신호의 타이밍도,

도2는 종래 타이밍신호 발생장치 구성도,

도3은 본 발명에 의한 타이밍신호 에지 및 지연 레인지 제어장치 회로도,

도4의 (a)∼(h)는 도3의 각부 입, 출력신호 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

100, 101 : 상승/하강 에지 지연 데이터 메모리

102, 103 : 제1 및 제2 데이터 래치

104, 111 : 제1 및 제2 인버터

105, 106 : 제1 및 제2 지연 레인지 가변부

107, 108 : 상승/하강 에지 지연부

109, 110 : 제1 및 제2 펄스 래치

112 : 논리 조합부 113 : 위상 반전부

이하, 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

첨부한 도면 도3은 본 발명에 의한 타이밍 신호 에지 및 지연 레인지 제어장치 회로도이다.

여기서, 참조부호 100, 101은 상승 및 하강 에지 지연을 위한 데이터(D0 ~ D15)를 발생하는 상승/하강 에지 지연데이터 메모리이고, 102,103은 상기 상승/하강 지연 데이터 메모리(100)(101)에서 각각 출력되는 상승 및 하강 에지 지연 데이터를 입력 클록(clk)에 동기 시켜 래치 하는 제1 및 제2 데이터 래치이며, 104는 입력되는 기준 타이밍 신호의 위상을 반전시키는 제1인버터이고, 105,106은 타이밍 신호의 지연 범위를 가변시키기 위한 제1 및 제2 지연 레인지 가변부이다.

또한, 107,108은 상기 제1 및 제2 데이터 래치(102)(103)에서 각각 래치된 에지 지연 데이터에 따라 트리거 단자(TRIGGER)로 입력되는 기준 타이밍 신호의 에지를 지연시키고, 상기 제1 및 제2 지연 레인지 가변부(105)(106)의 지연 범위 조정치에 따라 상승 및 하강 에지의 지연 레인지를 결정하는 상승/하강 에지 지연부이며, 109,110은 상기 상승/하강 에지 지연부(107)(108)에서 각각 얻어지는 상승 및 하강 펄스를 래치 하는 제1 및 제2 펄스 래치이다.

또한, 111은 상기 제1펄스 래치(109)에서 출력되는 상승 펄스를 위상 반전시켜 상기 제1 및 제2 펄스 래치(109)(110)의 클리어단자(CLRN)에 각각 인가하는 제2인버터이고, 112는 상기 제1 및 제2 펄스 래치(109)(110)에서 각각 래치된 펄스를논리 조합하는 논리 조합부이고, 113은 상기 논리 조합부(112)에서 출력되는 신호를 위상 반전시켜 타이밍 신호로 출력하는 위상 반전부이다.

상기에서, 제1 지연 레인지 가변부(105)는 상승 에지의 지연 레인지를 가변시키는 제1 및 제2 저항(R1)(R2)과, 상기 제1 및 제2 저항(R1)(R2)을 상호 연결시키거나 차단시키기 위한 스위치(SW1)로 구성된다.

또한, 상기 논리 조합부(112)는 상기 제1 및 제2 펄스 래치(109)(110)에서 각각 래치된 펄스를 배타적 논리합하는 배타적 논리합소자(112a)로 구성된다.

또한, 상기 위상 반전부(113)는 상기 논리 조합부(112)에서 출력되는 신호를 위상 반전시켜 타이밍 신호로 출력하는 인버터(113a)로 구성된다.

이와 같이 구성된 본 발명에 의한 타이밍신호 에지 및 지연 레인지 제어장치의 작용을 첨부한 도면 도4를 참조하여 설명하면 다음과 같다.

먼저, 상승 에지 지연부(107)에는 도4의 (a)와 같은 기준 타이밍 신호가 트리거신호로 입력되며, 하강 에지 지연부(108)에는 제1인버터(104)에 의해 상기 도4의 (a)와 같은 파형의 위상이 반전된 파형이 트리거 신호로 각각 인가된다.

이때 상승 에지 지연부(107)는 도4의 (e)와 같은 상승 펄스를 출력해야하나, 상승 에지 지연 데이터 메모리(100)에서 출력된 상승 에지 지연 데이터(D8 ~ D15)가 제1 데이터 래치(102)를 통해 래치된 후 데이터 단자(D0 ~ D7)에 인가되므로, 상기 상승 에지 지연부(107)는 상기 데이터 단자(D0 ~ D7)에 의해 지정된 값만큼 상승 펄스의 에지를 지연시켜 도4의 (f)와 같은 상승 펄스를 출력하게 된다.

마찬가지로, 하강 에지 지연부(108)도 도4의 (b)와 같은 하강 펄스를 출력해야하나, 하강 에지 지연 데이터 메모리(101)에서 출력된 하강 에지 지연 데이터(D0 ~ D7)가 제2 데이터 래치(103)를 통해 래치된 후 데이터 단자(D0 ~ D7)에 인가되므로, 상기 하강 에지 지연부(108)는 상기 데이터 단자(D0 ~ D7)에 의해 지정된 값만큼 하강 펄스의 에지를 지연시켜 도4의 (c)와 같은 하강 펄스를 출력하게 된다.

여기서 상승 및 하강 에지 지연부(107)(108)는 선택신호(sel)가 "로우(0)"일 경우에 데이터 단자(D0 ~ D7)로 입력되는 에지 지연 데이터가 세팅된다.

한편, 상기와 같이 각각 출력되는 상승 및 하강 펄스는 제1 및 제2 펄스 래치(109)(110)에서 각각 래치된 후 논리 조합부(112)내 배타적 논리합소자(112a)에서 배타적 논리합 된다. 그런 후 위상 반전부(113)내의 인버터(113a)에 의해 위상 반전된 후 타이밍 신호(Timing_OUT)로 출력되어진다.

전술한 방법은 스큐 테스트 이외에 필요한 타이밍 신호를 발생하기 위한 과정이며, 스큐 테스트에는 통상 타이밍 분해능(Resolution)이 500ps ~ 1ns가 되도록 도4의 (a)와 같은 입력 신호의 에지를 조정해야 하기 때문에, 지연 레인지를 가변할 필요가 있다.

이를 위해 제1 및 제2 지연 레인지 가변부(105)(106)내의 스위치(SW1)(SW2)를 이용하여 제2저항(R2)(R4)을 각각 오프 시키고, 제1저항(R1)(R3)의 저항치를 소정 레벨로 설정한 후, 상승/하강 에지 지연 데이터 메모리(100)(101)의 에지 지연 데이터의 출력값을 조정하여 1ns ~ 256ns까지 지연을 컨트롤하므로 써, 슬라이딩하면서 타이밍 변화에 따른 디바이스의 테스트 스펙(Spec)을 테스트하게 된다(이를 스큐 테스트라고 함).

여기서 지연 레인지를 수식으로 표현하면 다음과 같다.

지연 레인지(Tpd) = (디지털 지연 데이터값/256) Rest(Cext + 8.5PF)3.84

즉, 기준 타이밍 신호로 입력되는 신호가 도4의 (a)와 같고, 에지 지연 데이터 값 1Q ~ 8Q[0 ..7]의 값이 "0"이라면, 하강 출력 신호는 (b)와 같은 펄스 형태로 출력되며, 이때 상기 에지 지연 데이터값이 지정되면, 상기 하강 출력 신호(다운 신호)는 도4의 (c)와 같이 A만큼 지연되어 출력되어진다. 이때, 제2 지연 레인지 가변부(106)내의 스위치(SW2)를 이용하여 제2저항(R4)을 오프 시키고, 제1저항(R3)을 78.43Ω으로 설정하면, 지연은 10ps단위로 정밀 제어된다.

마찬가지로, 기준 타이밍 신호로 입력되는 신호가 도4의 (a)와 같고, 에지 지연 데이터 값 1Q ~ 8Q[0 ..7]의 값이 "0"이라면, 상승 출력 신호는 (e)과 같은 펄스 형태로 출력되며, 이때 상기 에지 지연 데이터값이 지정되면, 상기 상승 출력 신호(업 신호)는 도4의 (f)와 같이 B만큼 지연되어 출력되어진다. 이때, 제1 지연 레인지 가변부(105)내의 스위치(SW1)를 이용하여 제2저항(R2)을 오프 시키고, 제1저항(R1)을 78.43Ω으로 설정하면, 지연은 10ps단위로 정밀 제어된다.

여기서 상승 및 하강 에지 지연부(107)(108)는 선택신호(sel)가 "로우(0)"일 경우에 데이터 단자(D0 ~ D7)로 입력되는 에지 지연 데이터가 세팅된다.

그리고 상기 상승 및 하강 에지 지연부(107)(108)에서 각각 얻어지는 상승 및 하강 신호를 제1 및 제2 펄스 래치(109)(110)에 클록으로 입력시키고, 플립플롭으로 이루어진 제1 및 제2 펄스 래치(109)(110)의 출력을 논리 조합부(112)내의 배타적 논리합소자(112a)로 배타적 논리합 한다. 이후 위상 반전부(113)내의인버터(113a)를 통해 상기 논리 조합부(112)에서 출력되는 타이밍 신호를 위상 반전시켜 출력하면 지연이 10ps로 제어된 도4의 (d), (g), (h)와 같은 타이밍 신호(Timing_OUT)를 얻을 수 있다.

여기서 도4의 (d)와 같은 타이밍 신호는 입력 신호의 하강 에지 만을 변화시켜 얻은 타이밍 신호이고, (g)는 상기 입력 신호의 상승 에지 만을 변화시켜 얻은 타이밍 신호이고, (h)는 상승/하강 에지를 모두 변화시켜 얻은 타이밍 신호이다.

그리고, 상기 제1 및 제2 지연 레인지 가변부(105)(106)내의 제2저항(R2)(R4)을 오프 시키고, 제1저항(R1)(R3)을 각각 78.43Ω으로 설정하면 지연을 10ps ~ 2560ps까지 정밀하게 컨트롤 가능하다.

이상에서 상술한 바와 같이 본 발명은, 10ps까지 지연 레인지를 컨트롤할 수 있기 때문에 매우 정밀한 타이밍 신호를 발생할 수 있는 이점이 있으며, 더불어 정확하고도 고속으로 다비이스의 테스트도 가능한 이점이 있다.

또한 부가적인 회로 구성없이 단지 저항만을 이용하여 지연 레인지를 임의로 가변할 수 있어 스큐 테스트에 이용되는 매우 정밀한 타이밍 신호도 발생 가능한 효과가 있다.

Claims (5)

1. 상승 및 하강 에지 지연을 위한 데이터를 발생하는 상승/하강 에지 지연데이터 메모리와;

   상기 상승/하강 지연 데이터 메모리에서 각각 출력되는 상승 및 하강 에지 지연 데이터를 입력 클록에 동기 시켜 래치 하는 제1 및 제2 데이터 래치와;

   타이밍 신호의 지연 범위를 가변시키기 위한 제1 및 제2 지연 레인지 가변수단과;

   상기 제1 및 제2 데이터 래치에서 래치된 에지 지연 데이터에 따라 트리거 단자로 입력되는 기준 타이밍 신호의 에지를 지연시키고, 상기 제1 및 제2 지연 레인지 가변수단의 지연 범위 조정치에 따라 상승 및 하강 에지의 지연 레인지를 결정하는 상승/하강 에지 지연수단과;

   상기 상승/하강 에지 지연수단에서 각각 얻어지는 상승 및 하강 펄스를 래치 하는 제1 및 제2 펄스 래치와;

   상기 제1 및 제2 펄스 래치에서 각각 래치된 펄스를 논리 조합하는 논리 조합수단과;

   상기 논리 조합수단에서 출력되는 신호를 위상 반전시켜 타이밍 신호로 출력하는 위상 반전수단을 포함하여 구성된 것을 특징으로 하는 타이밍신호 에지 및 지연 레인지 제어장치.
2. 제1항에 있어서, 상기 입력되는 기준 타이밍 신호를 위상 반전시켜 상기 하강 에지 지연수단의 트리거단자에 인가하는 제1인버터와, 상기 제1펄스 래치에서 출력되는 상승 신호를 위상 반전시켜 상기 제1 및 제2 펄스 래치에 클리어신호로 인가하는 제2인버터를 더 포함하여 구성된 것을 특징으로 하는 타이밍신호 에지 및 지연 레인지 제어장치.
3. 제1항에 있어서, 상기 제1 및 제2 지연 레인지 가변수단은, 에지의 지연 레인지를 가변시키는 제1 및 제2 저항과, 상기 제1 및 제2 저항을 상호 연결시키거나 차단시키기 위한 스위치로 각각 구성된 것을 특징으로 하는 타이밍신호 에지 및 지연 레인지 제어장치.
4. 제1항에 있어서, 상기 논리 조합수단은, 상기 제1 및 제2 펄스 래치에서 각각 래치된 펄스를 배타적 논리합하는 배타적 논리합소자로 구성된 것을 특징으로 하는 타이밍신호 에지 및 지연 레인지 제어장치.
5. 제1항에 있어서, 상기 위상 반전수단은, 상기 논리 조합수단에서 출력되는 신호를 위상 반전시켜 타이밍 신호로 출력하는 인버터로 구성된 것을 특징으로 하는 타이밍신호 에지 및 지연 레인지 제어장치.