KR100312969B1 - 반도체소자의필드산화막형성방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 필드 산화막 형성 공정에 관한 것이며, 산화 방지막 스페이서를 사용하는 변형된 LOCOS 공정시 필드 산화막 가장자리 부분에서 모트가 형성되는 것을 방지하는 반도체 소자의 필드 산화막 형성방법을 제공하고자 한다. 본 발명은 소위 캔틸레버(cantilever)식 산화 방지막(예를 들어, 질화막) 스페이서를 형성하여 산화 방지막 스페이서에 의해 버즈비크를 억제하되, 필드 산화(field oxidation) 도중 스페이서가 구부러지기 때문에 스페이서 밑에도 어느 정도 두께의 산화막이 자라도록 조절하는 기술이다. 이러한 기술적 원리로 산화 방지막 스페이서가 반도체 기판에 주는 손상을 줄일 수 있어 종래의 산화 방지막 스페이서를 이용한 LOCOS 공정에서 유발되는 게이트 산화막 특성의 열화 및 누설전류의 증가를 방지하고 필드 산화막 가장자리에서의 모트(moat) 발생을 방지할 수 있다.

Description

반도체 소자의 필드 산화막 형성방법{A method for forming field oxide in semiconductor device}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 필드 산화막 형성 공정에 관한 것이다.

LOCOS(LOCal Oxidation of Silicon) 방식의 소자분리 공정은 공정이 비교적 단순하고 다른 소자분리 공정에 비해 공정 중에 발생하는 결함이 매우 적고 양산성이 우수하기 때문에 현재까지 가장 널리 적용되어 왔다.

LOCOS 공정의 가장 큰 문제는 버즈비크(bird's beak) 현상을 근본적으로 방지할 수 없다는 것이다. 버즈비크 현상은 열산화 공정시의 측면 산화(lateral oxidation)에 의해 유발되는 것으로 활성 영역을 좁게 만들어 소자의 특성을 열화시키고, 후속 공정시 공정 마진(margin)이 줄어들게 한다. 이러한 버즈비크를 개선하기 위하여 변형된 LOCOS 공정이 많이 제안되고 있다.

첨부된 도면 도 1a 및 도 1b는 종래의 개선된 LOCOS 공정을 도시한 것으로, 이하 이를 참조하여 종래기술 및 그 문제점을 살펴본다.

우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 차례로 형성하고, 이를 선택 식각하여 산화 방지막 패턴을 형성한 다음, 그 패턴 측벽에 질화막 스페이서(13)를 형성한다.

다음으로, 도 1b에 도시된 바와 같이 열산화 공정을 실시하여 필드 산화막(14)을 성장시키고, 질화막 스페이서(13), 질화막(12) 및 패드 산화막(11)을 제거한다.

전술한 바와 같이 수행되는 종래의 변형된 LOCOS 공정은 질화막 스페이서(13)에 의해 버즈비크가 억제되는 장점이 있으나, 활성 영역과 필드 영역의 경계 부분 즉, 질화막 스페이서(13)가 누르고 있던 부분의 필드 산화막(14)에 모트(moat)(15)가 형성되어 누설전류를 증가시키고, 게이트 산화막 특성(gateoxide integrity, GOI)을 열화시키는 문제점이 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 산화 방지막 스페이서를 사용하는 변형된 LOCOS 공정시 필드 산화막 가장자리 부분에서 모트가 형성되는 것을 방지하는 반도체 소자의 필드 산화막 형성방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 종래의 변형된 LOCOS 공정도.

도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 필드 산화막 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20: 실리콘 기판 21 : 패드 산화막

22, 24 : 질화막 23 : 산화막

23a : 산화막 스페이서 24a : 질화막 스페이서

25 : 필드 산화막

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 필드 산화막 형성방법은, 반도체 기판 상에 제1 산화 방지막을 형성하는 제1 단계; 상기 제1 산화 방지막을 선택적으로 부분 식각하는 제2 단계; 식각된 상기 제1 산화 방지막 측벽에 희생막 스페이서를 형성하는 제3 단계; 상기 희생막 스페이서가 형성된 전체 구조 표면을 따라 제2 산화 방지막을 형성하는 제4 단계; 상기 제2 산화 방지막을 전면 식각하여 상기 희생막 스페이서 측벽에 산화 방지막 스페이서를 형성하는 제5 단계; 상기 희생막 스페이서를 제거하는 제6 단계; 필드 영역의 상기 반도체 기판을 열산화하여 필드 산화막을 형성하는 제7 단계; 및 상기 제1 산화 방지막 및 상기 산화 방지막 스페이서를 제거하는 제8 단계를 포함하여 이루어진다.

본 발명은 소위 캔틸레버(cantilever)식 산화 방지막(예를 들어, 질화막) 스페이서를 형성하여, 산화 방지막 스페이서에 의해 버즈비크를 억제하되, 필드산화(field oxidation) 도중 스페이서가 구부러지기 때문에 스페이서 밑에도 어느 정도 두께의 산화막이 자라도록 조절하는 기술이다. 이러한 기술적 원리로 산화 방지막 스페이서가 반도체 기판에 주는 손상을 줄일 수 있어 종래의 산화 방지막 스페이서를 이용한 LOCOS 공정에서 유발되는 게이트 산화막 특성의 열화 및 누설전류의 증가를 방지하고 필드 산화막 가장자리에서의 모트(moat) 발생을 방지할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 필드 산화막 형성 공정도로서, 이하 이를 참조하여 그 공정을 살펴본다.

우선, 도 2a에 도시된 바와 같이 실리콘 기판(20)을 산화시켜 50∼400Å 두께의 패드 산화막(21)을 형성하고, 그 상부에 저압 화학기상증착(LPCVD)법으로 1000∼2500Å 두께의 질화막(22)을 증착한다.

다음으로, 도 2b에 도시된 바와 같이 필드 영역의 질화막(22)을 선택 식각한다. 이때, 질화막(22)이 100∼500Å 두께로 잔류하도록 식각 타겟을 조절한다.

계속하여, 도 2c에 도시된 바와 같이 전체구조 상부에 LPCVD법으로 산화막(23)을 100∼300Å 두께로 증착한다. 이때, 산화막(23)은 희생막으로 증착된 것으로서 질화막(22)과 식각 선택비를 가지는 다른 물질막으로 대체할 수 있다.

이어서, 도 2d에 도시된 바와 같이 산화막(23)을 전면 건식 식각하여 질화막(22) 측벽에 산화막 스페이서(23a)를 형성한다.

다음으로, 도 2e에 도시된 바와 같이 전체구조 상부에 다시 LPCVD법으로 100∼300Å 두께의 질화막(24)을 증착한다.

계속하여, 도 2f에 도시된 바와 같이 질화막(24)을 전면 건식 식각하여 패턴 측벽에 질화막 스페이서(24a)를 형성한다. 이때, 필드 영역에 잔류한 질화막(22)이 식각되도록 한다.

이어서, 도 2g에 도시된 바와 같이 습식 식각을 실시하여 산화막 스페이서(23a)를 제거한다. 이때, 에천트로서 HF 또는 BHF를 사용할 수 있으며, 산화막 스페이서(23a)와 함께 필드 영역의 패드 산화막(21)이 식각되어 실리콘 기판(20)이 노출되도록 한다.

다음으로, 도 2h에 도시된 바와 같이 열산화 공정을 실시하여 2500∼5000Å필드 산화막(25)을 성장시킨다.

계속하여, 도 2i에 도시된 바와 같이 질화막(22) 및 질화막 스페이서(24a)를 습식 제거하여 소자분리 공정을 완료한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예를 들어, 전술한 실시예에서는 산화 방지막 패턴으로서 패드 산화막(21) 및 질화막(22)을 사용하였으나, 본 발명의 기술적 원리는 다음과 같이 치환, 변형 및 변경이 가능하다.

가) 산화막(21) 대신 산화질화막(Oxynitride)을 사용할 수 있다.

나) 산화막(21)의 성장 없이 바로 질화막(22)을 증착할 수 있다.

다) 질화막(22) 상에 50∼200Å 두께의 산화막을 더 증착할 수 도 있다.

라) 질화막(22) 증착시 질화막, 산화막, 질화막의 순서로 증착하여 중간의 산화막이 질화막의 부분 식각시 식각 정지층으로 작용하도록 할 수도 있다.

마) 위에서 언급된 질화막(22) 및 질화막 스페이서(24a)는 산화질화막과 같이 산소의 확산을 방지할 수 있는 다른 물질막으로 대체할 수 있다.

전술한 본 발명은 산화 방지막 스페이서를 통해 버즈비크를 줄이는 동시에, 산화 방지막 스페이서가 반도체 기판에 주는 손상을 줄일 수 있어, 게이트 산화막 특성의 열화 및 누설전류의 증가를 방지하고 필드 산화막 가장자리에서의 모트(moat) 발생을 방지할 수 있다.

Claims (7)

1. 반도체 기판 상에 제1 산화 방지막을 형성하는 제1 단계;

   상기 제1 산화 방지막을 선택적으로 부분 식각하는 제2 단계;

   식각된 상기 제1 산화 방지막 측벽에 희생막 스페이서를 형성하는 제3 단계;

   상기 희생막 스페이서가 형성된 전체 구조 표면을 따라 제2 산화 방지막을 형성하는 제4 단계;

   상기 제2 산화 방지막을 전면 식각하여 상기 희생막 스페이서 측벽에 산화 방지막 스페이서를 형성하는 제5 단계;

   상기 희생막 스페이서를 제거하는 제6 단계;

   필드 영역의 상기 반도체 기판을 열산화하여 필드 산화막을 형성하는 제7 단계; 및

   상기 제1 산화 방지막 및 상기 산화 방지막 스페이서를 제거하는 제8 단계

   를 포함하여 이루어진 반도체 소자의 필드 산화막 형성방법.
2. 제1항에 있어서,

   상기 제1 산화 방지막 및 상기 제2 산화 방지막은 각각,

   질화막을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
3. 제2항에 있어서,

   상기 제1 산화 방지막은,

   상기 질화막 하부에 50 내지 400Å 두께의 패드 산화막 또는 패드 산화질화막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
4. 제3항에 있어서,

   상기 제1 산화 방지막은,

   상기 질화막 내에 상기 제2 단계의 상기 부분 식각을 위한 식각 정지 산화막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
5. 제2항 또는 제3항에 있어서,

   상기 제1 식각 방지막은,

   상기 질화막 상부에 50 내지 200Å 두께의 산화막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
6. 제1항 또는 제2항 또는 제4항에 있어서,

   상기 제2 단계 수행 후,

   상기 필드 영역에 상기 제1 산화 방지막이 100 내지 500Å 두께로 잔류하도록 하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
7. 제1항 또는 제2항에 있어서,

   상기 희생막 스페이서는,

   산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.