KR100306880B1 - Viterbi decoding device and method using one memory - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 한 개의 메모리를 이용한 비터비 디코딩 장치 및 그 방법에 관한 것임.The present invention relates to a Viterbi decoding apparatus and a method using one memory.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명은 한 개의 메모리에 역추적할 데이터와 디코딩할 데이터를 함께 저장하므로써, 전체 칩의 면적을 현저하게 줄일 수 있는 비터비 디코딩 장치 및 그 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a Viterbi decoding apparatus and method which can significantly reduce the area of an entire chip by storing data to be traced back and data to be decoded together in one memory.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은 데이터를 저장하기 위한 저장수단; 제 1 및 제 2 어드레스신호를 발생하기 위한 어드레스신호 발생수단; 상기 제 1 어드레스신호가 지정하는 상기 저장수단의 어드레스에 저장된 데이터를 역추적하기 위한 데이터 역추적수단; 및 상기 제 2 어드레스신호가 지정하는 상기 저장수단의 어드레스에 저장된 데이터를 디코딩하기 위한 데이터 디코딩수단을 포함한다.The present invention provides a storage means for storing data; Address signal generating means for generating first and second address signals; Data backtracking means for backtracking data stored at an address of said storage means designated by said first address signal; And data decoding means for decoding data stored at an address of the storage means designated by the second address signal.
4. 발명의 중요한 용도4. Important uses of the invention
본 발명은 디지털 통신 등에서 데이터가 전송되거나 저장되어질 경우에 발생되는 에러를 제거하기 위해 사용됨.The present invention is used to eliminate an error generated when data is transmitted or stored in digital communication.
Description
본 발명은 디지털 통신 등에서 데이터가 전송되거나 저장되어질 경우에 발생되는 에러(error)를 제거하기 위해 사용되는 비터비 디코더(Viterbi Decoder)의 역추적(trace back) 장치 및 그 방법에 관한 것으로서, 특히 길쌈부호화되어 전송된 신호를 비터비 복호화하는 과정에서 사용되는 한 개의 메모리를 이용한 비터비 디코딩 장치 및 그 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a traceback device and method of a Viterbi decoder used to eliminate an error generated when data is transmitted or stored in digital communication. The present invention relates to a Viterbi decoding apparatus and a method using one memory used in a process of decoding a Viterbi encoded signal.
도 1은 종래의 다수의 메모리를 이용한 비터비 디코딩 장치의 구성 블록도로서, 다수의 메모리, 예컨데 메모리1(111), 메모리2(112), 메모리3(113) 및 메모리4(114)와, 멀티플렉서(115)와, 데이터 역추적부(116)와, 데이터 디코딩부(117)를 구비한다.1 is a block diagram illustrating a Viterbi decoding apparatus using a plurality of conventional memories, for example, a plurality of memories, for example, memory 1 111, memory 2 112, memory 3 113, and memory 4 114, and The multiplexer 115, a data tracer 116, and a data decoder 117 are provided.
상기한 바와 같은 구조를 갖는 종래의 비터비 디코딩 장치의 동작을 상세하게 설명하면 다음과 같다.The operation of the conventional Viterbi decoding apparatus having the structure as described above will be described in detail as follows.
메모리1(111), 메모리2(112), 메모리3(113) 및 메모리4(114)는 외부로부터 입력된 데이터들을 저장하며, 각각의 데이터를 멀티플렉서(115)로 전달한다. 이어서, 멀티플렉서(115)는 각 메모리(111 내지 114)로부터 전달된 데이터들중 역추적에 이용될 데이터와 디코딩에 이용될 데이터를 선택하여 데이터 역추적부(116) 및 데이터 디코딩부(117)로 각각 출력한다. 이렇게, 멀티플렉서(115)로부터 역추적에 이용될 데이터와 디코딩에 이용될 데이터가 각각 데이터 역추적부(116) 및 데이터 디코딩부(117)로 전달되면, 데이터 역추적부(116)는 전달된 데이터를 역추적하여 데이터 디코딩부(117)로 출력하고, 또한 데이터 디코딩부(117)는 데이터 역추적부(116)로부터 역추적된 데이터를 입력받아 멀티플렉서(115)로부터 전달된 데이터를 디코딩하여 출력한다.The memory 1 111, the memory 2 112, the memory 3 113, and the memory 4 114 store data input from the outside, and transfer each data to the multiplexer 115. Subsequently, the multiplexer 115 selects data to be used for backtracking and data to be decoded from among the data transferred from each memory 111 to 114 to the data backtracker 116 and the data decoder 117. Print each. As such, when the data to be used for backtracking and the data to be decoded from the multiplexer 115 are transferred to the data backtracker 116 and the data decoder 117, respectively, the data backtracker 116 transfers the transferred data. The data is traced back to the data decoding unit 117 and the data decoding unit 117 receives the data traced back from the data tracer 116 and decodes the data transmitted from the multiplexer 115. .
도 2는 상기 도 1의 각 메모리들에 입력되는 데이터 열의 구조를 나타낸것으로서, 역추적 및 디코딩은 a, b, c, d, e 및 f의 순서로 진행한다. 여기서, a, b, c, d, e 및 f는 데이터이다.FIG. 2 illustrates a structure of a data string input to each of the memories of FIG. 1, and backtracking and decoding are performed in the order of a, b, c, d, e, and f. Where a, b, c, d, e and f are data.
상기 도 2와 다음 <표 1>을 연관지어 상기 도 1의 종래의 비터비 디코딩 장치의 동작을 구체적으로 설명하면 다음과 같다.The operation of the conventional Viterbi decoding apparatus of FIG. 1 will be described in detail with reference to FIG. 2 and Table 1 as follows.
상기 <표 1>에서, "W"는 각 메모리(111 내지 114)들에 데이터를 쓰기(Write)하는 것을 나타내고, "D"는 데이터를 디코딩하는 것을 나타내며, "T"는 데이터를 역추적하는 것을 나타내고, "I"는 아이들(Idle)상태를 나타낸다.In Table 1, " W " indicates writing data to the memories 111 to 114, " D " indicates decoding data, and " T " "I" represents an idle state.
즉, W(a), W(b), W(c), W(d) 및 W(g)는 각각의 데이터 a, b, c, d 및 g를 메모리에 쓰기하는 것을 나타내고, T(a), T(b), T(c), T(d), T(f) 및 T(e)는 각각 데이터 a, b, c, d, f 및 e를 역추적하는 것을 나타내며, D(a), D(b), D(c) 및 D(d)는 각각 데이터 a, b, c 및 d를 디코딩하는 것을 나타낸다.That is, W (a), W (b), W (c), W (d), and W (g) indicate writing respective data a, b, c, d and g into memory, and T (a ), T (b), T (c), T (d), T (f) and T (e) indicate backtracking of data a, b, c, d, f and e, respectively, and D (a ), D (b), D (c) and D (d) indicate decoding data a, b, c and d, respectively.
그리고, 시간1 내지 시간7은 시간의 흐름을 나타내는 것으로서, 시간1부터 시간7까지의 순차적인 동작을 설명하면 다음과 같다.In addition, time 1 to time 7 indicate the flow of time, and the sequential operation of time 1 to time 7 will be described as follows.
시간1에서는, 메모리1(111)에 데이터 a를 쓰기한다.At time 1, data a is written to memory 1111.
시간2에서는 메모리1(111)의 데이터 a를 역추적하면서, 메모리2(112)에 데이터 b를 쓰기한다.At time 2, data b is written to memory 2 112 while the data a of memory 1 111 is traced back.
시간3에서는, 메모리1(111)은 아이들 상태가 되고, 메모리2(112)의 데이터 b를 역추적하면서, 메모리3(113)에 데이터 c를 쓰기한다.At time 3, memory 1 111 enters an idle state and writes data c to memory 3 113 while back-tracking data b of memory 2 112.
시간4에서는, 데이터 디코딩부(117)가 데이터 역추적부(116)로부터 역추적된 데이터 b를 입력받아 메모리1(111)의 데이터 a를 디코딩한다. 이때, 메모리2(112)는 아이들 상태가 되고, 메모리3(113)의 데이터 c를 역추적하면서, 메모리4(114)에 데이터 d를 쓰기한다.At time 4, the data decoding unit 117 receives the data b traced back from the data trace trace unit 116 and decodes the data a of the memory 1111. At this time, the memory 2 112 is in an idle state and writes the data d to the memory 4 114 while back-tracking the data c of the memory 3 113.
시간5에서는, 데이터 디코딩부(117)가 데이터 역추적부(116)로부터 역추적된 데이터 c를 입력받아 메모리2(112)의 데이터 b를 디코딩한다. 이때, 메모리1(111)에 데이터 e를 쓰기하고, 메모리3(113)이 아이들 상태로 되면서, 메모리4(114)의 데이터 d를 역추적한다.At time 5, the data decoding unit 117 receives the data c traced back from the data tracer 116 and decodes the data b of the memory 2 112. At this time, the data e is written to the memory 1 111 and the memory 3 113 is in an idle state, and the data d of the memory 4 114 is traced back.
시간6에서는, 데이터 디코딩부(117)가 데이터 역추적부(116)로부터 역추적된 데이터 d를 입력받아 메모리3(113)의 데이터 c를 디코딩한다. 이때, 메모리1(111)의 데이터 e를 역추적하고, 메모리2(112)에 데이터 f를 쓰기하며, 메모리4(114)는 아이들 상태가 된다.At time 6, the data decoding unit 117 receives the data traced back from the data traceback unit 116 and decodes the data c of the memory 3 113. At this time, the data e of the memory 1111 is traced back, the data f is written to the memory 2 112, and the memory 4 114 is in an idle state.
시간7에서는, 데이터 디코딩부(117)가 데이터 역추적부(116)로부터 역추적된 데이터 e를 입력받아 메모리4(114)의 데이터 d를 디코딩한다. 이때, 메모리1(111)은 아이들 상태가 되고, 메모리2(112)의 데이터 f를 역추적하면서, 메모리3(113)에 데이터 g를 쓰기한다.At time 7, the data decoding unit 117 receives the data e traced back from the data traceback unit 116 and decodes the data d of the memory 4 114. At this time, the memory 1111 is in an idle state and writes data g to the memory 3 113 while back-tracking the data f of the memory 2 112.
이상에서 설명한 바와 같이, 종래의 비터비 디코딩 장치는, 각 동작 시간마다 각 메모리에 데이터를 저장하는 한 번의 쓰기 동작을 수행하고, 이때 역추적하기 위한 데이터를 읽어오고 디코딩하기 위한 데이터를 읽어오는 두 번의 읽기(Read) 동작을 요한다.As described above, the conventional Viterbi decoding apparatus performs one write operation for storing data in each memory at each operation time, and at this time, two data for reading and decoding data for backtracking are read. Requires one read operation.
따라서, 상기와 같은 종래의 비터비 디코딩 장치는, 필연적으로 다수개의 메모리가 필요하였다. 뿐만아니라, 어드레스 디코더 및 감지증폭기 등과 같은 부가적인 주변 회로 또한 그에 상응하는 만큼 다수로 요구되어 전체회로가 복잡해질 뿐만아니라, 제작비가 많이 소요되고, 전력 소모가 크며, 또한 전체 칩의 라우팅(Routing) 면적이 확대되는 문제점이 있었다.Therefore, such a conventional Viterbi decoding apparatus inevitably required a plurality of memories. In addition, additional peripheral circuits, such as address decoders and sense amplifiers, are also required in corresponding numbers, which not only complicates the entire circuit, but also requires high manufacturing costs, high power consumption, and routing of the entire chip. There was a problem that the area is expanded.
따라서, 본 발명은 상기한 바와 같은 종래의 제반 문제점들을 해결하기 위하여 안출된 것으로서, 디지털 통신 등에서 길쌈부호화되어 전송된 신호를 비터비 복호화하는 과정에서, 한 개의 메모리에 역추적할 데이터와 디코딩할 데이터를 함께 저장하면서 디코딩을 수행하므로써, 전체 칩의 면적을 현저하게 줄일 수 있는 비터비 디코딩 장치 및 그 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and in the process of Viterbi decoding a signal transmitted by convolutional encoding in digital communication, data to be traced back to one memory and data to be decoded. It is an object of the present invention to provide a Viterbi decoding apparatus and method capable of significantly reducing the area of an entire chip by performing decoding while storing the same together.
도 1은 종래의 다수의 메모리를 이용한 비터비 디코딩 장치의 블록도.1 is a block diagram of a Viterbi decoding apparatus using a plurality of conventional memories.
도 2는 도 1의 각 메모리에 입력되는 데이터의 구조도.FIG. 2 is a structural diagram of data input to each memory of FIG. 1. FIG.
도 3은 본 발명에 따른 한 개의 메모리를 이용한 비터비 디코딩 장치의 일실시예 블록도.3 is a block diagram of an embodiment of a Viterbi decoding apparatus using one memory according to the present invention;
도 4는 도 3의 메모리부에 입력되는 데이터의 구조도.4 is a structural diagram of data input to a memory unit of FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
310: 메모리부 320: 어드레스신호 발생부310: memory unit 320: address signal generator
330: 데이터 역추적부 340: 데이터 디코딩부330: data traceback unit 340: data decoding unit
이와 같은 목적을 달성하기 위한 본 발명은, 길쌈부호화되어 전송된 신호를 비터비 디코딩(Viterbi Decoding)하는 장치에 있어서, 제 1 및 제 2 어드레스신호를 제공하는 어드레스신호 발생수단; 제 1 및 제 2 영역을 구비하되, 상기 제 1 어드레스신호에 따라 역추적에 이용될 데이터를 외부로부터 입력받아 상기 제 1 영역에 저장하고, 상기 제 2 어드레스신호에 따라 직전에 상기 제 1 영역에 저장된 데이터를 인가받아 상기 제 2 영역에 저장하는 저장수단; 상기 제 1 어드레스신호가 지정하는 상기 제 1 영역의 어드레스에 저장된 데이터를 입력받아 역추적하기 위한 데이터 역추적수단; 및 상기 데이터 역추적수단에 의해 역추적된 데이터를 입력받아, 상기 제 2 어드레스신호가 지정하는 상기 저장수단의 제 2 영역의 어드레스에 저장된 데이터를 디코딩하기 위한 데이터 디코딩수단을 포함한다.According to an aspect of the present invention, there is provided an apparatus for Viterbi decoding a signal that is convolutionally coded and transmitted, comprising: address signal generating means for providing first and second address signals; A first area and a second area, the data being used for backtracking according to the first address signal received from the outside and stored in the first area, and immediately before the second address signal; Storage means for receiving stored data in the second area; Data traceback means for receiving and back-tracking data stored in an address of the first region designated by the first address signal; And data decoding means for receiving data traced back by the data traceback means and decoding data stored in an address of a second area of the storage means designated by the second address signal.
또한, 본 발명은, 길쌈부호화되어 전송된 신호를 비터비 디코딩(Viterbi Decoding)하는 방법에 있어서, 제 1 및 제 2 영역의 어드레스를 각각 지정하는 제 1 및 제 2 어드레스신호를 발생하는 제 1 단계; 상기 제 1 어드레스신호가 지정하는 상기 제 1 영역의 각 어드레스에 입력 데이터를 저장하고, 상기 제 2 어드레스신호가 지정하는 상기 제 2 영역의 각 어드레스에 직전에 상기 제 1 영역에 저장된 데이터를 저장하여 출력하는 제 2 단계; 상기 제 1 영역에 저장된 입력 데이터들을 역추적하는 제 3 단계; 및 상기 제 2 어드레스신호가 지정하는 상기 제 2 영역의 각 어드레스에 저장된 데이터들을 디코딩하는 제 4 단계를 포함한다.In addition, the present invention, in the Viterbi Decoding method of the convolutionally encoded signal transmitted, the first step of generating a first and a second address signal specifying the address of the first and second regions, respectively ; Storing input data in each address of the first region designated by the first address signal, and storing data stored in the first region immediately before each address of the second region designated by the second address signal, Outputting a second step; A third step of backtracking the input data stored in the first area; And a fourth step of decoding data stored at each address of the second area designated by the second address signal.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명에 따른 한 개의 메모리를 이용한 비터비 디코딩 장치의 일실시예 블록도이다.3 is a block diagram of an embodiment of a Viterbi decoding apparatus using one memory according to the present invention.
도 3에 도시된 바와 같이, 본 발명의 비터비 디코딩 장치는, 외부로부터 입력된 데이터를 저장하도록 구비되며 그 내부의 저장영역이 제 1 및 제 2 영역으로 분할되어있는 메모리부(310)와, 제 1 및 제 2 어드레스신호를 발생하여 메모리부(310)의 제 1 및 제 2 영역으로 제공하는 어드레스신호 발생부(320)와, 어드레스신호 발생부(320)로부터 제공되는 제 1 어드레스신호에 의해 지정되는 메모리부(310)의 제 1 영역에 저장된 데이터를 역추적하기 위한 데이터 역추적부(330)와, 데이터 역추적부(330)에 의해 역추적된 데이터를 입력받아, 어드레스신호 발생부(320)로부터 제공되는 제 2 어드레스신호에 의해 지정되는 메모리부(310)의 제 2 영역에 저장된 데이터를 입력받아 디코딩하는 데이터 디코딩부(340)를 구비한다.As shown in FIG. 3, the Viterbi decoding apparatus of the present invention includes a memory unit 310 provided to store data input from the outside and having a storage area therein divided into first and second areas; The first and second address signals are generated by the address signal generator 320 for providing the first and second regions of the memory unit 310 and the first address signal provided from the address signal generator 320. The data traceback unit 330 for backtracking the data stored in the first region of the designated memory unit 310 and the data traced back by the data traceback unit 330 are inputted to receive an address signal generator ( And a data decoding unit 340 for receiving and decoding data stored in a second area of the memory unit 310 specified by the second address signal provided from 320.
전술한 바와 같이 본 발명에서는 메모리부(310)를 하나의 메모리 디바이스로 단순화하여 구성하면서, 그 내부만을 역추적에 이용할 데이터를 저장하기 위한 제 1 영역과 디코딩에 이용할 데이터를 저장하기 위한 제 2 영역으로 구분하여 사용하는 것이다.As described above, the present invention simplifies and configures the memory unit 310 as a single memory device, while only the first area for storing data for backtracking and the second area for storing data for decoding. It is used separately.
어드레스신호 발생부(320)는 제 1 및 제 2 어드레스신호를 동시에 발생시키는데, 제 1 어드레스신호에 의해서는 역추적에 이용될 데이터를 저장하고 있는 메모리부(310)의 제 1 영역이 지정되며, 제 2 어드레스신호에 의해서는 디코딩에 이용될 데이터를 저장하고 있는 제 2 영역이 지정된다. 또한, 상기 제 1 및 제 2 어드레스 신호는 상기 제 1 및 제 2 영역을 재부적으로 다시 수개의 소구역으로 각각 구분하여 순차적으로 어드레스를 지정하므로써, 지정되는 소구역으로 데이터가 쓰이거나 또는 읽히도록 한다.The address signal generator 320 simultaneously generates the first and second address signals, and a first region of the memory unit 310 that stores data to be used for backtracking is designated by the first address signal. By the second address signal, a second area storing data to be used for decoding is designated. In addition, the first and second address signals re-divide the first and second areas into several sub-areas, respectively, and sequentially address the data so that data is written or read in the designated sub-area.
상기한 바와 같은 구조를 갖는 본 발명의 비터비 디코딩 장치의 동작을 상세하게 설명하면 다음과 같다.The operation of the Viterbi decoding apparatus of the present invention having the structure as described above will be described in detail as follows.
어드레신호 발생부(320)가 제 1 어드레스신호를 발생하여 메모리부(310)로 전달하면, 데이터 역추적부(330)는 상기 제 1 어드레신호가 지정하는 상기 제 1 영역의 해당 구역에 저장된 데이터를 읽기(read)하여 역추적하고, 역추적한 데이터를 데이터 디코딩부(340)로 출력한다. 한편, 데이터 디코딩부(340)는 데이터 역추적부(330)에 의해 역추적된 데이터를 입력받아 초기상태로 되고, 어드레스신호 발생부(320)가 지정하는 상기 제 2 영역의 해당 구역에 저장된 데이터를 디코딩하여 출력한다. 그리고, 어드레스신호 발생부(320)로부터 제공된 제 2 어드레스신호가 지정하는 구역에 외부로부터 입력된 데이터가 다시 쓰기(write)된다.When the address signal generator 320 generates a first address signal and transmits the first address signal to the memory 310, the data tracer 330 stores data stored in a corresponding region of the first area designated by the first address signal. Read and trace back, and output the trace back data to the data decoding unit 340. On the other hand, the data decoding unit 340 receives the data traced back by the data traceback unit 330 to the initial state, the data stored in the corresponding area of the second area designated by the address signal generator 320 Decode and output Then, data input from the outside is rewritten in a region designated by the second address signal provided from the address signal generator 320.
도 4는 상기 도 3의 메모리에 입력되는 데이터 열의 구조를 예시한 것으로서, 128 워드 단위로 블록이 구분된 경우를 도시한 것이다.FIG. 4 illustrates a structure of a data string input to the memory of FIG. 3 and illustrates a case where blocks are divided in units of 128 words.
즉, BL1 블록에는 데이터 D(0) 내지 데이터 D(127)이 저장되고, BL2 블록의 각 어드레스에는 데이터 D(128) 내지 데이터 D(255), BL3 블록에는 데이터 D(256) 내지 데이터 D(383), BL4 블록에는 데이터 D(384) 내지 데이터 D(509)가 저장되고, BL5 블록에는 데이터 D(510) 내지 데이터 D(637)이 각각 할당되며, 메모리부(310)에서도 이와 같이 128워드 단위의 블록별로 데이터들이 계속하여 읽기(read) 및 쓰기(write)되도록 한다.That is, data D (0) to data D 127 are stored in the BL1 block, data D128 to data D (255) at each address of the BL2 block, and data D256 to data D (at the BL3 block. 383), the data D 384 to the data D 509 are stored in the BL4 block, and the data D 510 to the data D 637 are allocated to the BL5 block, respectively. Data is continuously read and written for each block of units.
상기 도 4와 다음 <표 2>을 연관지어 상기 본 발명의 비터비 디코딩 장치의 시간 흐름에 따른 동작을 보다 상세하게 설명하면 다음과 같다.Referring to FIG. 4 and the following Table 2, the operation of the Viterbi decoding apparatus of the present invention in accordance with time will be described in detail as follows.
상기 <표 2>에서, 어드레스A는 상기 메모리부의 제 1 영역을 3개의 소구역으로 구분하여 순차적으로 지정하는 상기 제 1 어드레스신호에 의해 선택되고, 어드레스B는 상기 메모리부의 제 2 영역을 역시 3개의 소구역으로 구분하여 순차적으로 지정하는 어드레스로서, 상기 제 2 어드레스신호에 의해 선택된다. 여기서, 어드레스A는 데이터를 쓰기 및 읽기하는데 이용되고, 어드레스B는 데이터를 단순히 읽기하는데 이용된다. 그리고, 시간1 내지 시간7은 시간의 흐름을 나타내는 것으로서, 시간1부터 시간7까지의 순차적인 동작을 설명하면 다음과 같다.In Table 2, address A is selected by the first address signal which sequentially divides the first area of the memory into three subregions, and address B further defines the second area of the memory. Addresses assigned sequentially by being divided into small areas are selected by the second address signal. Here, address A is used to write and read data, and address B is used to simply read data. In addition, time 1 to time 7 indicate the flow of time, and the sequential operation of time 1 to time 7 will be described as follows.
상기 시간1에서는 다음과 같은 동작이 수행된다.At the time 1, the following operation is performed.
어드레스신호 발생부(320)로부터 발생된 어드레스신호가 상기 제 1 영역의 어드레스(AA(0 내지 127))를 지정하고 외부로부터 데이터(D(0 내지 127))가 메모리부(310)로 입력되면, 상기 제 1 영역의 해당 어드레스(AA(0 내지 127))의 소구역에 외부로부터 입력된 데이터(D(0 내지 127))가 저장된다. 이때, 상기 어드레스 발생부가 상기 제 2 영역의 어드레스(AB(256 내지 383)도 지정하지만, 실질적으로 쓰여질 데이터가 인가되지 않기 때문에 무의미하다.When the address signal generated from the address signal generator 320 designates the address AA (0 to 127) of the first area and the data D (0 to 127) is input from the outside to the memory unit 310, The data D (0 to 127) input from the outside is stored in the small area of the corresponding address AA (0 to 127) of the first region. At this time, the address generator also specifies the addresses AB (256 to 383) of the second area, but it is meaningless because no data to be written is actually applied.
상기한 바와 같은 시간1에서의 동작이 수행되고 난 다음, 상기 시간2에서는 다음과 같은 동작이 수행된다.After the operation at time 1 as described above is performed, the following operation is performed at time 2.
어드레스신호 발생부(320)로부터 발생된 어드레스신호가 제 1 영역의 어드레스(AA(128 내지 255))와 제 2 영역의 어드레스(AB(127 내지 0))를 각각 지정하고 외부로부터 데이터(D(128 내지 255))가 메모리부(310)로 입력되면, 제 1 영역의 해당 어드레스(AA(128 내지 255))에는 외부로부터 입력된 데이터(D(128 내지 255))가 저장되고, 제 2 영역의 해당 어드레스(AB(127 내지 0))에는 상기 시간1에서 제 1 영역에 저장된 데이터들이 저장된다. 이때, 데이터 역추적부(330)는 상기 제 2 영역에 저장된 데이터들을 입력받아, 상기 시간1에서 상기 제 1 영역에 저장된 데이터에 대한 역추적 기능을 수행한다.The address signal generated from the address signal generator 320 designates the address AA (128 to 255) of the first area and the address AB (127 to 0) of the second area, respectively, and the data D ( 128 to 255) are input to the memory unit 310, the data D (128 to 255) input from the outside is stored in the corresponding address AA (128 to 255) of the first area, and the second area. Data stored in the first area at time 1 is stored at the corresponding address AB (127 to 0). At this time, the data traceback unit 330 receives data stored in the second region and performs a traceback function on the data stored in the first region at the time 1.
상기한 바와 같은 시간1 및 시간2에서의 동작이 수행되고 난 다음, 상기 시간3에서는 다음과 같은 동작이 수행된다.After the operation at time 1 and time 2 as described above is performed, the following operation is performed at time 3.
어드레스신호 발생부(320)로부터 발생된 어드레스신호가 제 1 영역의 어드레스(AA(256 내지 383))와 제 2 영역의 어드레스(AB(255 내지 128))를 각각 지정하고 외부로부터 데이터(D(256 내지 383)가 메모리부(310)로 입력되면, 제 1 영역의 해당 어드레스(AA(256 내지 383))에는 외부로부터 입력된 데이터(D(256 내지 383))가 저장되고, 제 2 영역의 해당 어드레스(AB(255 내지 128))에는 상기 시간2에서 제 1 영역에 저장된 데이터들이 저장된다. 이때, 데이터 역추적부(330)는 상기 제 2 영역에 저장된 데이터들을 입력받아, 상기 시간2에서 상기 제 1 영역에 저장된 데이터들에 역추적 기능을 수행한다.The address signal generated from the address signal generator 320 designates the address AA (256 to 383) and the address AB (255 to 128) of the second area in the first area, respectively. When 256 to 383 are input to the memory unit 310, data D (256 to 383) input from the outside is stored in the corresponding address AA (256 to 383) of the first area, and The data stored in the first area is stored in the address AB 255 through 128. At this time, the data traceback unit 330 receives the data stored in the second area. The traceback function is performed on the data stored in the first area.
상기한 바와 같은 시간1 내지 시간3에서의 동작이 수행된 다음, 상기 시간4에서는 다음과 같은 동작이 수행된다.After the operation at time 1 to time 3 as described above is performed, the following operation is performed at time 4.
어드레스신호 발생부(320)로부터 발생된 어드레스신호가 제 1 영역의 어드레스(AA(0 내지 127))와 제 2 영역의 어드레스(AB(383 내지 256))를 지정하고 외부로부터 데이터(D(384 내지 510))가 메모리부(310)로 입력되면, 상기 제 1 영역의 해당 어드레스(AA(127 내지 0))에는 상기 시간2에서 상기 제 2 영역에 저장된 데이터들이 저장되고, 상기 제 2 영역의 해당 어드레스(AB(383 내지 256))에는 상기 시간3에서 상기 제 1 영역에 저장된 데이터들이 저장된다. 이때, 데이터 역추적부(330)는 상기 제 2 영역에 저장된 데이터들을 입력받아, 상기 시간3에서 상기 제 1 영역에 저장된 데이터들에 대한 역추적 기능을 수행한다.The address signal generated from the address signal generator 320 designates the address AA (0 to 127) of the first area and the address AB (383 to 256) of the second area and the data D (384) from the outside. 510 to 510) are input to the memory unit 310, the data stored in the second area at the time 2 is stored in the corresponding address AA (127 to 0) of the first area. Data stored in the first area at the time 3 is stored at the address AB 383 to 256. At this time, the data traceback unit 330 receives the data stored in the second area and performs a traceback function on the data stored in the first area at the time 3.
또한, 데이터 디코딩부(340)는 상기 시간2에서 상기 제 2 영역에 일시 저장되었다가 다시 상기 제 1 영역에 저장된 데이터(D(127 내지 0))를 디코딩한다. 이와 같이, 상기 시간1에서 역추적 및 디코딩이 수행된 상기 제 1 영역의 데이터들은 더 이상 저장할 필요가 없으므로, 상기 제 1 영역의 어드레스(AA(0 내지 127))에는 상기 시간1에서 입력된 데이터들이 더 이상 저장되지 않고, 외부로부터 새로이 입력된 데이터(D(384 내지 510))가 저장된다.In addition, the data decoding unit 340 decodes the data (D (127 to 0)) temporarily stored in the second area at the time 2 and stored in the first area again. As such, since the data of the first region in which the backtracking and decoding are performed at the time 1 do not need to be stored anymore, the data input at the time 1 in the address AA (0 to 127) of the first region is no longer stored. Are no longer stored, and newly input data D (384 to 510) are stored.
상기한 바와 같은 시간1 내지 시간4에서의 동작이 수행된 다음, 상기 시간5에서는 다음과 같은 동작이 수행된다.After the operation at time 1 to time 4 as described above is performed, the following operation is performed at time 5.
어드레스신호 발생부(320)로부터 발생된 어드레스신호가 제 1 영역의 어드레스(AA(128 내지 255)와 제 2 영역의 어드레스(AB(383 내지 256)를 각각 지정하고 외부로부터 데이터(D(511 내지 638)가 메모리부(310)로 입력되면, 상기 제 1 영역의 해당 어드레스(AA(255 내지 128))에는 상기 시간3에서 상기 제 2 영역에 저장된 데이터들이 저장되고, 상기 제 2 영역의 해당 어드레스(AB(0 내지 127)에는 상기 시간4에서 상기 제 1 영역에 저장된 데이터들이 저장된다. 이때, 데이터 역추적부(330)는 상기 제 2 영역에 저장된 데이터들을 입력받아 상기 시간3에서 상기 제 1 영역에 저장된 데이터들에 대한 역추적 기능을 수행한다.The address signal generated from the address signal generator 320 designates the addresses AA (128 to 255) of the first area and the addresses AB (383 to 256) of the second area, respectively. When 638 is input to the memory unit 310, data stored in the second area at the time 3 is stored in the corresponding address AA (255 to 128) of the first area, and the corresponding address of the second area is stored. (AB (0 to 127) stores the data stored in the first area at the time 4. The data traceback unit 330 receives the data stored in the second area at the time 3 and the first time. Performs a traceback function on the data stored in the area.
또한, 데이터 디코딩부(340)는 상기 시간3에서 상기 제 2 영역에 일시 저장되었다가 다시 상기 제 1 영역에 저장된 데이터들을 입력받아, 데이터 D(255) 내지 데이터 D(128)를 디코딩한다. 이와 같이, 상기 시간2에서 상기 제 1 영역에 저장된 데이터들이 역추적 및 디코딩되었으므로, 데이터 D(128) 내지 데이터 D(255)는 더 이상 저장할 필요가 없게된다. 따라서, 상기 제 1 영역의 AA(128)번지 내지 AA(255)번지에는 상기 시간2에서 입력된 데이터들이 더 이상 저장되지 않고, 외부로부터 새로이 입력된 데이터 D(511) 내지 데이터 D(638)가 저장된다.In addition, the data decoding unit 340 temporarily receives data stored in the second area after being temporarily stored in the second area and decodes the data D 255 to D 128. As such, since the data stored in the first region at the time 2 have been traced back and decoded, the data D 128 to the data D 255 no longer need to be stored. Accordingly, the data input at the time 2 is no longer stored at the AA address 128 to the AA address 255 of the first region, and the data D 511 to D 638 newly input from the outside are stored. Stored.
상기한 바와 같은 시간1 내지 시간5에서의 동작이 수행된 다음, 상기 시간6에서는 다음과 같은 동작이 수행된다.After the operation at time 1 to time 5 as described above is performed, the following operation is performed at time 6.
어드레스신호 발생부(320)로부터 발생된 어드레스신호가 제 1 영역의 어드레스(AA(256 내지 383))와 제 2 영역의 어드레스(AB(128 내지 255))를 지정하고 외부로부터 데이터(D(639 내지 766))가 메모리부(310)로 입력되면, 상기 제 1 영역의 해당 어드레스(AA(383 내지 256))에는 상기 시간4에서 상기 제 2 영역에 저장된 데이터들이 저장되고, 상기 제 2 영역의 해당 어드레스에는 상기 시간5에서 상기 제 1 영역에 저장된 데이터들이 저장된다. 이때, 데이터 역추적부(330)는 상기 제 2 영역에 저장된 데이터들을 입력받아 상기 시간4에서 상기 제 1 영역에 저장된 데이터들에 대한 역추적 기능을 수행한다.The address signal generated from the address signal generator 320 designates the address AA (256 to 383) of the first area and the address AB (128 to 255) of the second area and the data D (639) from the outside. 766) are input to the memory unit 310, the data stored in the second area at the time 4 is stored in the corresponding address AA (383 to 256) of the first area. The data stored in the first area at the time 5 is stored at the address. At this time, the data traceback unit 330 receives the data stored in the second area and performs a traceback function on the data stored in the first area at the time 4.
또한, 데이터 디코딩부(340)는 상기 시간4에서 상기 제 2 영역에 일시 저장되었다가 다시 상기 제 1 영역에 저장된 데이터(D(383 내지 256))를 디코딩한다. 이와 같이, 상기 시간3에서 역추적 및 디코딩이 수행된 상기 제 1 영역에 저장된 데이터들은 더 이상 저장할 필요가 없으므로, 상기 제 1 영역의 어드레스(AA(256 내지 383))에는 상기 시간3에서 입력된 데이터들이 더 이상 저장되지 않고, 외부로부터 새로이 입력된 데이터(D(639 내지 766))가 저장된다.In addition, the data decoding unit 340 temporarily decodes the data D (383 to 256) stored temporarily in the second area at the time 4 and then stored in the first area. As such, data stored in the first region in which the backtracking and decoding have been performed at the time 3 need no longer be stored, and thus the address AA (256 to 383) of the first region is inputted at the time 3. The data is no longer stored, and newly input data D (639 to 766) from the outside is stored.
상기한 바와 같은 시간1 내지 시간6에서의 동작이 수행된 다음, 상기 시간7에서는 다음과 같은 동작이 수행된다.After the operation at time 1 to time 6 as described above is performed, the following operation is performed at time 7.
어드레스신호 발생부(320)로부터 발생된 어드레스신호가 제 1 영역의 어드레스(AA(0 내지 127))와 제 2 영역의 어드레스(AB(256 내지 383))를 각각 지정하고 외부로부터 데이터(D(767 내지 894))가 메모리부(310)로 입력되면, 상기 제 1 영역에는 상기 시간5에서 상기 제 2 영역에 저장된 데이터들이 저장되고, 상기 제 2 영역에는 상기 시간6에서 상기 제 1 영역에 저장된 데이터들이 저장된다. 이때, 데이터 역추적부(330)는 상기 제 2 영역에 저장된 데이터들을 입력받아 상기 시간5에서 상기 제 1 영역에 저장된 데이터들에 대한 역추적 기능을 수행한다.The address signal generated from the address signal generator 320 designates the address AA (0 to 127) of the first area and the address AB (256 to 383) of the second area, respectively. 767 to 894) is input to the memory unit 310, data stored in the second area at the time 5 is stored in the first area, and stored in the first area at the time 6 in the second area. The data is stored. At this time, the data traceback unit 330 receives the data stored in the second region and performs a traceback function on the data stored in the first region at time 5.
또한, 데이터 디코딩부(340)는 상기 시간5에서 상기 제 2 영역에 일시 저장되었다가 다시 상기 제 1 영역에 저장된 데이터(D(510 내지 384)를 디코딩한다. 이와 같이, 상기 시간4에서 역추적 및 디코딩이 수행된 상기 제 1 영역에 저장된 데이터들은 더 이상 저장할 필요가 없으므로, 상기 제 1 영역의 어드레스(AA(0 내지 127))에는 상기 시간4에서 입력된 데이터들이 더 이상 저장되지 않고, 외부로부터 새로이 입력된 데이터(D(767 내지 894))가 저장된다.In addition, the data decoding unit 340 temporarily decodes the data D (510 to 384) stored temporarily in the second area at the time 5 and then stored in the first area again. Since data stored in the first region in which decoding has been performed no longer need to be stored, data input at the time 4 is no longer stored in the address AA (0 to 127) of the first region, Newly input data (D 767 to 894) are stored.
물론, 본 발명은 외부로부터 데이터들이 계속하여 입력되는한, 상기와 같은 과정을 계속적으로 수행하여, 입력 데이터를 역추적 및 디코딩한다.Of course, the present invention continuously performs the above process as long as data is continuously input from the outside, thereby backtracking and decoding the input data.
그리고, 본 발명에서 사용되는 메모리부(310)는 384개의 어드레스를 가지고 있지만, 상기 <표 2>에서 설명한 바와 같이 역추적 및 디코딩이 수행된 데이터는 더 이상 저장하지 않고, 새로운 입력 데이터를 저장하도록 하므로써, 용량이 적은 한 개의 메모리를 이용하여 데이터들을 계속적으로 역추적 및 디코딩을 할 수 있는 것이다.In addition, although the memory unit 310 used in the present invention has 384 addresses, as described in Table 2, the data for which traceback and decoding have been performed is no longer stored, and new data is stored. Thus, one small memory can be used to continuously trace back and decode the data.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이 본 발명의 비터비 디코딩 장치 및 그 방법은, 디지털 통신 등에서 길쌈부호화되어 전송된 신호를 비터비 복호화하는 과정에 있어서, 한 개의 메모리만을 이용하고 기존의 멀티플렉서를 사용하지 않으므로써, 전체 칩의 구성을 매우 간단하게 하고, 이에 따라 점유 면적을 획기적으로 줄이고, 전력 소모량을 감소시키며, 또한 동작속도를 현저하게 높일 수 있는 효과가 있다.As described above, the Viterbi decoding apparatus and method of the present invention use only one memory and do not use the existing multiplexer in the process of Viterbi decoding a signal that is convolutionally encoded and transmitted in digital communication. The configuration of the whole chip is made very simple, thereby significantly reducing the occupied area, reducing power consumption, and significantly increasing the operating speed.
Claims (7)
Priority Applications (2)
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|---|---|---|---|
| KR1019980045675A KR100306880B1 (en) | 1998-10-29 | 1998-10-29 | Viterbi decoding device and method using one memory |
| JP11309206A JP2000151429A (en) | 1998-10-29 | 1999-10-29 | Viterbi decoding device using one memory and its method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980045675A KR100306880B1 (en) | 1998-10-29 | 1998-10-29 | Viterbi decoding device and method using one memory |
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ID=19556019
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Citations (4)
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|---|---|---|---|---|
| JPS6346819A (en) * | 1986-04-03 | 1988-02-27 | Toshiba Corp | Viterbi decoding system |
| US5446746A (en) * | 1992-08-31 | 1995-08-29 | Samsung Electronics Co., Ltd. | Path memory apparatus of a viterbi decoder |
| KR970024633A (en) * | 1995-10-05 | 1997-05-30 | 양승택 | State metric memory operating method and device using one memory in Viterbi decoder |
| KR980006965A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Viterbi Decoder using Data Traceback |
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1998
- 1998-10-29 KR KR1019980045675A patent/KR100306880B1/en not_active IP Right Cessation
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1999
- 1999-10-29 JP JP11309206A patent/JP2000151429A/en active Pending
Patent Citations (4)
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| JPS6346819A (en) * | 1986-04-03 | 1988-02-27 | Toshiba Corp | Viterbi decoding system |
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| KR970024633A (en) * | 1995-10-05 | 1997-05-30 | 양승택 | State metric memory operating method and device using one memory in Viterbi decoder |
| KR980006965A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | Viterbi Decoder using Data Traceback |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000151429A (en) | 2000-05-30 |
| KR20000027684A (en) | 2000-05-15 |
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