KR100305645B1 - Data path circuit of semiconductor memory device - Google Patents

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KR100305645B1 KR1019970028678A KR19970028678A KR100305645B1 KR 100305645 B1 KR100305645 B1 KR 100305645B1 KR 1019970028678 A KR1019970028678 A KR 1019970028678A KR 19970028678 A KR19970028678 A KR 19970028678A KR 100305645 B1 KR100305645 B1 KR 100305645B1
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Abstract

PURPOSE: A data path circuit of semiconductor memory device is provided to reduce delay time by dividing a data bus line and connecting an intermediate buffer at each divided data bus line. CONSTITUTION: The first and second data bus line driving parts(110,120) operate selectively in response to an address signal, and their output terminals are connected to each other. The first data bus line precharge part(210) is connected to output terminals of the first and second data bus line driving parts(110,120). The first data bus line(310) is connected to an output terminal of the first data bus line precharge part(210). The first intermediate buffer(410) is connected to the first data bus line, and a common data bus line(700) is connected to an output terminal of the first intermediate buffer. A common data bus line precharge part(500) is connected to the common data bus line. The third and fourth data bus line driving parts(130,140) operate selectively in response to the address signal, and their output terminals are connected to each other. The second data bus line precharge part(220) is connected to output terminals of the third and fourth data bus line driving parts. The second data bus line(320) is connected to an output terminal of the second data bus line precharge part. The second intermediate buffer(420) is connected to the second data bus line. A common data bus line output signal receiving part(600) is connected to the common data bus line.

Description

반도체 메모리 소자의 데이타 패스장치Data path device of semiconductor memory device

본 발명은 반도체 메모리 소자의 데이타 버스라인에 관한 것으로, 특히 펄스신호를 전달하는 데이타 버스라인에 중간 버퍼장치를 배치하여 계층적 데이타 버스 라인을 이루도록 하므로서 데이타 버스라인이 길어지거나 캡이 증가하여 발생되는 지연시간을 최소화하기 위한 반도체 메모리 소자의 데이타 버스라인에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data bus line of a semiconductor memory device. In particular, an intermediate buffer device is disposed on a data bus line for delivering a pulse signal to form a hierarchical data bus line. A data bus line of a semiconductor memory device for minimizing delay time is provided.

메모리 소자의 고속 동작을 위한 데이타 패스 회로를 구성하는데 있어서 가능한 데이타 버스라인에 생기는 캡을 줄이기 위하여 데이타 버스라인을 특정의 한전위로 프리차지시킨 이후 데이타의 전달에는 한 방향의 데이타 구동장치를 사용한다. 이런 경우 제1도에 도시된 바와 같이 하나의 데이타 버스라인을 여러개의 데이타 버스라인 구동부에서 공유하거나 데이타 버스라인의 길이가 긴 경우에는 많은 지연시간이 발생되어 동작속도의 지연을 가져오게 된다.In order to reduce the caps generated on the data bus lines in the construction of data path circuits for high-speed operation of memory devices, data drive devices are used in one direction for data transfer after precharging the data bus lines to a specific electric potential. In this case, as shown in FIG. 1, when one data bus line is shared by several data bus line drivers, or when the length of the data bus line is long, a large delay time is generated, resulting in a delay in operating speed.

따라서, 본 발명은 이러한 종래의 문제점을 해결하기 위하여 창안된 것으로 데이터 버스 라인을 분할하여 부하 용량을 줄이고, 각 데이타 버스라인에는 중간 버퍼부를 연결하여 펄스 신호를 증폭하도록 함으로써 데이터 전송시 발생되는 지연 시간을 감소시킨 데이타 버스라인을 제공함에 그 목적이 있다.Accordingly, the present invention was devised to solve such a conventional problem. The data bus line is divided to reduce load capacity, and an intermediate buffer is connected to each data bus line to amplify a pulse signal, thereby delaying the data transmission time. The purpose is to provide a data busline with reduced number.

제1도는 종래기술에 따른 펄스 데이타를 전송하는 데이타 패스 회로.1 is a data path circuit for transmitting pulse data according to the prior art.

제2도는 본 발명의 제1 실시예에 따른 펄스 데이타를 전송하는 데이타 패스회로.2 is a data pass circuit for transmitting pulse data according to the first embodiment of the present invention.

제3도는 본 발명의 제2 실시예에 따른 어드레스에 의한 선택장치를 추가한 펄스 데이타를 전송하는 데이타 패스 회로.3 is a data path circuit for transmitting pulse data in which a selection device by address according to a second embodiment of the present invention is added.

제4도는 본 발명의 제3 실시예에 따른 어드레스에 의한 선택장치를 추가한 펄스 데이타를 전송하는 데이타 패스 회로.4 is a data path circuit for transmitting pulse data in which a selection device by address according to a third embodiment of the present invention is added.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

110 : 제1 데이타 버스라인 구동부 120 : 제2 데이타 버스라인 구동부110: first data bus line driver 120: second data bus line driver

130 : 제3 데이타 버스라인 구동부 140 : 제4 데이타 버스라인 구동부130: third data bus line driver 140: fourth data bus line driver

200 : 데이타 버스라인 프리차지부 300 : 데이타 버스라인200: data bus line precharge unit 300: data bus line

210 : 제1 데이타 버스라인 프리차지부210: first data bus line precharge unit

220 : 제2 데이타 버스라인 프리차지부220: second data bus line precharge unit

310 : 제1 데이타 버스라인 320 : 제2 데이타 버스라인310: first data busline 320: second data busline

410, 430, 450 : 제1 중간 버퍼부 420, 440, 460 : 제2 중간 버퍼부410, 430, 450: First intermediate buffer unit 420, 440, 460: Second intermediate buffer unit

500 : 공통 데이타 버스라인 프리차지부500: common data bus line precharge unit

600 : 공통 데이타 버스라인 출력신호 수신부600: common data bus line output signal receiver

700 : 공통 데이타 버스라인700: common data busline

상기 목적 달성을 위한 본 발명의 데이타 패스장치는 각각이 어드레스 신호에 의해 선택적으로 동작하는 다수개의 데이타 버스라인 구동수단으로 구성된 제1 구동 그룹 및 제2 구동 그룹을 포함하는 구동부와, 수신된 데이터를 출력하는 데이터 출력부와, 제1 구동 그룹 및 제2 구동 그룹의 출력단에 각각 하나씩 연결되어 전송라인을 초기화시키는 데이타 버스라인 프리차지수단과, 제1 구동 그룹의 출력단에 연결되어 상기 제1 구동 그룹의 출력신호를 전송하는 제1 데이타 버스라인과, 제2 구동 그룹의 출력단에 연결되어 상기 제2 구동 그룹의 출력신호를 전송하는 제2 데이타 버스라인과, 제1 데이타 버스라인을 통해 전송되는 제1 구동 그룹의 출력 펄스 신호 레벨에 의해 구동되어 제1 구동 그룹의 출력 펄스 신호를 증폭하여 출력하는 제1 중간 버퍼수단과, 제2 데이타 버스라인을 통해 전송되는 제2 구동 그룹의 출력 펄스 신호 레벨에 의해 구동되어 제2 구동 그룹의 출력 펄스 신호를 증폭하여 출력하는 제2 중간 버퍼수단과, 제1 중간 버퍼수단 및 제2 중간 버퍼수단의 출력단과 데이터 출력수단의 입력단 사이에 연결되는 공통 데이타 버스라인과, 공통 데이타 버스라인을 초기화시키는 공통 데이타 버스라인 프리차지수단을 구비함을 특징으로 한다.The data path device of the present invention for achieving the above object is a drive unit including a first drive group and a second drive group each consisting of a plurality of data busline drive means selectively operating by an address signal, and the received data A data bus line precharge means connected to each of an output data output unit, an output terminal of the first drive group and the second drive group to initialize a transmission line, and a first drive group connected to an output end of the first drive group A first data busline transmitting an output signal of a second data busline, a second data busline connected to an output terminal of a second driving group to transmit an output signal of the second driving group, and a first data busline transmitting through a first data busline The number of first intermediate buffers driven by the output pulse signal level of one drive group to amplify and output the output pulse signal of the first drive group Second intermediate buffer means for driving the output pulse signal level of the second drive group transmitted through the second data busline to amplify and output the output pulse signal of the second drive group; And a common data bus line connected between an output end of the second intermediate buffer means and an input end of the data output means, and a common data bus line precharge means for initializing the common data bus line.

제1 및 제2 중간 버퍼 수단은 별도의 제어 신호 없이 제1 및 제2 데이터 버스 라인을 통해 전송되는 데이터 신호의 전압에 의해 구동될 수 있도록 구성하나, 경우에 따라 별도의 제어 신호를 수신하여, 데이터 신호 및 제어 신호에 의해 제어되도록 구성할 수도 있다.The first and second intermediate buffer means are configured to be driven by the voltage of the data signal transmitted through the first and second data bus lines without a separate control signal, but in some cases receives a separate control signal, It may be configured to be controlled by the data signal and the control signal.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명의 제1, 제2 그리고 제3 실시예를 상세히 설명하기로 한다.Hereinafter, the first, second and third embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 제1 실시예에 따른 데이타 패스 회로를 나타낸 것으로, 어드레스 신호에 의하여 선택적으로 동작하며 출력단이 상호 연결된 제1 데이타 버스라인 구동부 및 제2 데이타 버스라인 구동부(110, 120)와, 상기 제1, 제2 데이타 버스라인 구동부의 출력단에 연결된 제1 데이타 버스라인 프리차지부(210)와, 상기 제1 데이타 버스라인 프리차지부의 출력단에 연결된 제1 데이타 버스라인(310)과, 상기 제1 데이타 버스라인에 연결된 제1 중간 버퍼부(410)와, 상기 제1 중간 버퍼부 출력단에 연결된 공통 데이타 버스라인(700)과, 상기 공통 데이타 버스라인에 연결된 공통 데이타 버스라인 프리차지부(500)와, 어드레스 신호에 의하여 선택적으로 동작하며 출력단이 상호 연결된 제3 데이타 버스라인 구동부 및 제4 데이타 버스라인 구동부(130, 140)와, 상기 제3, 제4 데이타 버스라인 구동부의 출력단에 연결된 제2 데이타 버스라인 프리차지부(220)와, 상기 제2 데이타 버스라인 프리차지부의 출력단에 연결된 제2 데이타 버스라인(320)과, 상기 제2 데이타 버스라인과 상기 공통 데이타 버스라인 사이에 연결된 제2 중간 버퍼부(420)와, 상기 공통 데이타 버스라인에 연결된 공통 데이타 버스라인 출력신호 수신부(600)로 구성된다.2 illustrates a data pass circuit according to a first embodiment of the present invention, and includes a first data bus line driver and a second data bus line driver 110 and 120 that are selectively operated by an address signal and whose output terminals are interconnected. A first data bus line precharge unit 210 connected to an output terminal of the first and second data bus line drivers, a first data bus line 310 connected to an output terminal of the first data bus line precharge unit, A first intermediate buffer unit 410 connected to the first data busline, a common data busline 700 connected to the output terminal of the first intermediate buffer unit, and a common data busline precharge unit connected to the common data busline A third data busline driver and a fourth data busline driver 130 and 140 which are selectively operated by an address signal and whose output terminals are interconnected; And a second data bus line precharge unit 220 connected to an output terminal of a fourth data bus line driver, a second data bus line 320 connected to an output terminal of the second data bus line precharge unit, and the second data. And a second intermediate buffer unit 420 connected between the bus line and the common data bus line, and a common data bus line output signal receiver 600 connected to the common data bus line.

여기서, 제1, 제2, 제3, 제4 데이타 버스라인 구동부는 어드레스 신호에 의하여 선택적으로 동작하여 데이타 버스라인을 구동한다.Here, the first, second, third, and fourth data bus line drivers selectively operate by the address signal to drive the data bus lines.

제1, 제2 데이타 버스라인 프리차지부는 펄스 데이타의 전달 이후 데이타 버스라인을 초기화한다.The first and second data busline precharge units initialize the data busline after transfer of pulse data.

제1, 제2 데이타 버스라인은 펄스 데이타 신호를 전달하는 라인으로 각각 쌍으로 구성되어 대기시에는 동일한 전위를 유지한다.The first and second data bus lines are configured as pairs of lines for transmitting pulse data signals, and maintain the same potential during standby.

하나의 쌍을 이루는 제1, 제2 데이타 버스라인에서 제1 신호를 전달하는 경우는 제1 데이타 버스라인이 동작하고, 제2 신호를 전달하는 경우는 제2 데이타 버스라인이 동작한다.The first data busline operates when the first signal is transmitted from a pair of first and second data buslines, and the second data busline operates when the second signal is transmitted.

제1, 제2 중간 버퍼장치는 각각의 입력신호에 대응하여 공통 데이타 버스라인을 구동하는 역할을 한다.The first and second intermediate buffer devices drive a common data bus line in response to respective input signals.

공통 데이타 버스라인 프리차지부는 공통 데이타 버스라인을 펄스 데이타의 전달 이후에 초기화시키는 역할을 한다.The common data busline precharge unit serves to initialize the common data busline after transfer of the pulse data.

본 발명에서 종래의 회로와 비교하여 다른 점은 데이타 버스라인을 두개의 그룹으로 구분한 점과 이들 데이타 버스라인에 중간 버퍼회로를 추가하여 펄스 데이타 신호를 증폭하였다는 것이다.The present invention is different from the conventional circuit in that the data bus lines are divided into two groups, and an intermediate buffer circuit is added to these data bus lines to amplify the pulse data signal.

제3도는 본 발명의 제2 실시예에 따른 데이타 패스 회로를 나타낸 것으로, 어드레스 신호에 의하여 선택적으로 동작하며 출력단이 상호 연결된 제1 데이타 버스라인 구동부 및 제2 데이타 버스라인 구동부(110, 120)와, 상기 제1, 제2 데이타 버스라인 구동부의 출력단에 연결된 제1 데이타 버스라인 프리차지부(210)와, 상기 제1 데이타 버스라인 프리차지부의 출력단에 연결된 제1 데이타 버스라인(310)과, 상기 제1 데이타 버스라인에 연결되고 어드레스 신호에 의하여 제어되는 제1 중간 버퍼부(430)와, 상기 제1 중간 버퍼부 출력단에 연결된 공통 데이타 버스라인(700)과, 상기 공통 데이타 버스라인에 연결된 공통 데이타 버스라인 프리차지부(500)와, 어드레스 신호에 의하여 선택적으로 동작하며 출력단이 상호 연결된 제3 데이타 버스라인 구동부 및 제4 데이타 버스라인 구동부(130, 140)와, 상기 제3, 제4 데이타 버스라인 구동부의 출력단에 연결된 제2 데이타 버스라인 프리차지부(220)와, 상기 제2 데이타 버스라인 프리차지부의 출력단에 연결된 제2 데이타 버스라인(320)과, 상기 제2 데이타 버스라인과 상기 공통 데이타 버스라인 사이에 연결되고 어드레스 신호에 의하여 제어되는 제2 중간 버퍼부(440)와, 상기 공통 데이타 버스라인에 연결된 공통 데이타 버스라인 출력신호 수신부(600)로 구성된다.3 is a diagram illustrating a data pass circuit according to a second embodiment of the present invention, and includes a first data bus line driver and a second data bus line driver 110 and 120 that are selectively operated by an address signal and whose output terminals are interconnected. A first data bus line precharge unit 210 connected to an output terminal of the first and second data bus line drivers, a first data bus line 310 connected to an output terminal of the first data bus line precharge unit, A first intermediate buffer unit 430 connected to the first data bus line and controlled by an address signal, a common data bus line 700 connected to an output terminal of the first intermediate buffer unit, and connected to the common data bus line A third data bus line driver and fourth data selectively operated by the common data bus line precharge unit 500 and an address signal, and having output terminals interconnected to each other. A second data bus line precharge unit 220 connected to bus line drivers 130 and 140, an output terminal of the third and fourth data bus line drivers, and an output end of the second data bus line precharge unit; A second data bus line 320, a second intermediate buffer unit 440 connected between the second data bus line and the common data bus line and controlled by an address signal, and common data connected to the common data bus line. The bus line output signal receiver 600 is configured.

제3도는 상기 제2도에서 제1, 제2 중간 버퍼부를 외부에서 인가되는 어드레스 신호에 의하여 제어되어 선택적으로 동작이 이루어질 수 있도록 한 것이다.FIG. 3 is a diagram in which the first and second intermediate buffer parts are controlled by an address signal applied from the outside in order to selectively operate.

예를들어 제1 어드레스가 인에이블 되면 제1 중간 버퍼부가 턴-온되어 공통 데이타 버스라인으로 제1 또는 제2 데이타 버스라인 구동부에서 출력되는 펄스 데이타가 전달된다.For example, when the first address is enabled, the first intermediate buffer unit is turned on to transmit pulse data output from the first or second data busline driver to the common data busline.

제2 어드레스가 인에이블 되면 제2 중간 버퍼부가 턴-온되어 공통 데이타 버스라인으로 제3 또는 제4 데이타 버스라인 구동부에서 출력되는 펄스 데이타가 전달된다.When the second address is enabled, the second intermediate buffer unit is turned on to transmit pulse data output from the third or fourth data busline driver to the common data busline.

즉, 제3도는 제2도의 중간 버퍼장치에 어드레스에 의한 선택장치를 추가로 가지고 있다.That is, FIG. 3 further includes an address selection device in the intermediate buffer device of FIG.

제4도는 본 발명의 제3 실시예에 따른 데이타 패스 회로를 나타낸 것으로, 어드레스 신호에 의하여 선택적으로 동작하며 출력단이 상호 연결된 제1 데이타 버스라인 구동부 및 제2 데이타 버스라인 구동부(110, 120)와, 상기 제1, 제2 데이타 버스라인 구동부의 출력단에 연결된 제1 데이타 버스라인 프리차지부(210)와, 상기 제1 데이타 버스라인 프리차지부의 출력단에 연결된 제1 데이타 버스라인(310)과, 상기 제1 데이타 버스라인에 연결되고 어드레스 신호에 의하여 제어되는 제1 중간 버퍼부(450)와, 상기 제1 중간 버퍼부 출력단에 연결된 공통 데이타 버스라인(700)과, 어드레스 신호에 의하여 선택적으로 동작하며 출력단이 상호 연결된 제3 데이타 버스라인 구동부 및 제4 데이타 버스라인 구동부(130, 140)와, 상기 제3, 제4 데이타 버스라인 구동부의 출력단에 연결된 제2 데이타 버스라인 프리차지부(220)와, 상기 제2 데이타 버스라인 프리차지부의 출력단에 연결된 제2 데이타 버스라인(320)과, 상기 제2 데이타 버스라인과 상기 공통 데이타 버스라인 사이에 연결되고 어드레스 신호에 의하여 제어되는 제2 중간 버퍼부(460)와, 상기 공통 데이타 버스라인에 연결된 공통 데이타 버스라인 출력신호 수신부(600)로 구성된다.4 is a diagram illustrating a data pass circuit according to a third embodiment of the present invention, and includes a first data bus line driver and a second data bus line driver 110 and 120 that are selectively operated by an address signal and whose output terminals are interconnected. A first data bus line precharge unit 210 connected to an output terminal of the first and second data bus line drivers, a first data bus line 310 connected to an output terminal of the first data bus line precharge unit, A first intermediate buffer unit 450 connected to the first data busline and controlled by an address signal, a common data busline 700 connected to an output terminal of the first intermediate buffer unit, and selectively operated by an address signal A third data bus line driver and a fourth data bus line driver 130 and 140 having output terminals connected to each other, and output terminals of the third and fourth data bus line drivers. Between the second data busline precharge unit 220 connected, the second data busline 320 connected to the output terminal of the second data busline precharge unit, and between the second data busline and the common data busline. And a second intermediate buffer unit 460 connected and controlled by an address signal, and a common data bus line output signal receiver 600 connected to the common data bus line.

제4도는 상기 제3도에서 트랜스미션 게이트와 인버터로 구성되는 중간 버퍼부 대신 논리 게이트를 사용하여 어드레스의 제어를 받게 한 것이다.FIG. 4 illustrates control of an address using a logic gate instead of an intermediate buffer unit consisting of a transmission gate and an inverter in FIG. 3.

어드레스에 의해 제3 데이타 버스라인 구동부가 인에이블 되면 제2 데이타 버스라인 프리차지부에 의해 하이로 프리차지되어 있던 제2 데이타 버스라인의 일측 라인이 로우로 떨어지게 된다.When the third data bus line driver is enabled by the address, one line of the second data bus line, which is precharged high by the second data bus line precharge unit, is dropped to low.

따라서 어드레스의 제어를 받는 제2 중간 버퍼부의 일측 트랜지스터가 턴-온되어 공통 데이타 버스라인의 일측 단자가 로우로 떨어지고 이 로우 신호를 입력으로 받는 공통 데이타 버스라인 출력신호 수신부의 트랜지스터가 턴-온되어 데이타가 출력된다.Accordingly, one side transistor of the second intermediate buffer unit under the control of the address is turned on so that one terminal of the common data bus line falls low, and the transistor of the common data bus line output signal receiver receiving the low signal is turned on. The data is output.

이상에서 설명한 본 발명을 종래와 비교하여 보면, 종래의 회로에 있어서는 하나의 데이타 버스라인에 여러 개의 데이타 버스라인 구동부가 연결되어 있어 부하가 많이 걸리게 되고 따라서 캡이 증가하였다.Compared with the conventional invention described above, in the conventional circuit, a plurality of data bus line driving units are connected to one data bus line, which results in a large load and thus an increase in the cap.

본 발명에서는 이러한 문제를 제거하기 위하여 데이타 버스라인을 두개로 분할하고 어드레스로 구분가능한 데이타 버스라인 구동부를 그룹화하여 계층적으로 배치시키므로서 데이타 버스라인의 길이가 길어지거나 캡이 증가하므로서 발생되는 지연시간을 최소화하였다.In order to eliminate this problem, the present invention divides the data busline into two, and groups the addressable data busline drivers in a hierarchical manner so that the delay time caused by the length of the data busline is increased or the cap is increased. Was minimized.

이상에서 설명한 본 발명은 펄스 데이타 신호를 전달하는 데이타 버스 라인에 부하의 증가로 인하여 발생되는 지연시간을 최소화하는 효과가 있다.The present invention described above has an effect of minimizing a delay time caused by an increase in load on a data bus line carrying a pulse data signal.

본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention are for purposes of illustration and various modifications, changes, substitutions and additions are possible to those skilled in the art through the spirit and scope of the present invention as set forth in the appended claims.

Claims (6)

각각이 어드레스 신호에 의해 선택적으로 동작하는 다수개의 데이타 버스라인 구동수단으로 구성된 제1 구동 그룹 및 제2 구동 그룹을 포함하는 구동부와, 수신된 데이터를 출력하는 데이터 출력부와, 상기 제1 구동 그룹 및 제2 구동 그룹의 출력단에 각각 하나씩 연결되어 전송라인을 초기화시키는 데이타 버스라인 프리차지수단과, 상기 제1 구동 그룹의 출력단에 연결되어 상기 제1 구동 그룹의 출력신호를 전송하는 제1 데이타 버스라인과, 상기 제2 구동 그룹의 출력단에 연결되어 상기 제2 구동 그룹의 출력신호를 전송하는 제2 데이타 버스라인과, 상기 제1 데이타 버스라인을 통해 전송되는 상기 제1 구동 그룹의 출력 펄스 신호 레벨에 의해 구동되는 상기 제1 구동 그룹의 출력 펄스 신호를 증폭하여 출력하는 제1 중간 버퍼수단과, 상기 제2 데이타 버스라인을 통해 전송되는 상기 제2 구동 그룹의 출력 펄스 신호 레벨에 의해 구동되어 상기 제2 구동 그룹의 출력 펄스 신호를 증폭하여 출력하는 제2 중간 버퍼수단과, 상기 제1 중간 버퍼수단 및 상기 제2 중간 버퍼수단의 출력단과 상기 데이터 출력수단의 입력단 사이에 연결되는 공통 데이타 버스라인과, 상기 공통 데이타 버스라인을 초기화시키는 공통 데이타 버스라인 프리차지 수단을 구비함을 특징으로 하는 반도체 메모리 소자의 데이터 패스장치.A driver including a first drive group and a second drive group each comprising a plurality of data busline drive means selectively operated by an address signal, a data output unit for outputting received data, and the first drive group And data bus line precharge means connected to one output terminal of a second drive group to initialize a transmission line, and a first data bus connected to an output terminal of the first drive group to transmit an output signal of the first drive group. A second data bus line connected to a line, an output terminal of the second drive group to transmit an output signal of the second drive group, and an output pulse signal of the first drive group to be transmitted through the first data bus line First intermediate buffer means for amplifying and outputting an output pulse signal of the first drive group driven by a level, and the second data Second intermediate buffer means for amplifying and outputting an output pulse signal of the second drive group by the output pulse signal level of the second drive group transmitted through a bus line, the first intermediate buffer means and the first And a common data bus line connected between an output end of the intermediate buffer means and an input end of the data output means, and a common data bus line precharge means for initializing the common data bus line. Pass device. 제1항에 있어서, 상기 제1 중간 버퍼수단은 상기 제1 데이터 버스 라인에 연결된 인버터 및 제어 단자로 입력되는 상기 인버터의 출력 신호에 따라 상기 공통 데이터 버스 라인에 접지 전압을 스위칭하여 구동하는 트랜지스터를 포함하며, 상기 제2 중간 버퍼수단은 상기 제2 데이터 버스 라인에 연결된 인버터 및 제어 단자로 입력되는 상기 인버터의 출력 신호에 따라 상기 공통 데이터 버스 라인에 접지 전압을 스위칭하여 구동하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 패스장치.2. The transistor of claim 1, wherein the first intermediate buffer unit is configured to drive a transistor for switching a ground voltage to the common data bus line according to an output signal of the inverter input to an inverter connected to the first data bus line and a control terminal. Wherein the second intermediate buffer means includes a transistor configured to drive a ground voltage on the common data bus line according to an output signal of the inverter input to an inverter connected to the second data bus line and a control terminal. A data pass device for a semiconductor memory device. 각각이 어드레스 신호에 의해 선택적으로 동작하는 다수개의 데이타 버스라인 구동수단으로 구성된 제1 구동 그룹 및 제2 구동 그룹을 포함하는 구동부와, 수신된 데이터를 출력하는 데이터 출력부와, 상기 제1 구동 그룹 및 제2 구동 그룹의 출력단에 각각 하나씩 연결되어 전송라인을 초기화시키는 데이타 버스라인 프리차지수단과, 상기 제1 구동 그룹의 출력단에 연결되어 상기 제1 구동 그룹의 출력신호를 전송하는 제1 데이타 버스라인과, 상기 제2 구동 그룹의 출력단에 연결되어 상기 제2 구동 그룹의 출력신호를 전송하는 제2 데이타 버스라인과, 제1 어드레스 신호에 의해 제어되며 상기 제1 데이타 버스라인을 통해 전송되는 상기 제1 구동 그룹의 출력 펄스 신호 레벨에 의해 구동되어 상기 제2 구동그룹의 출력 펄스 신호를 증폭하여 출력하는 제1 중간 버퍼수단과, 제2 어드레스 신호에 의해 제어 되며 상기 제2 데이타 버스라인을 통해 전송되는 상기 제2 구동 그릅의 출력 펄스 신호 레벨에 의해 구동되어 상기 제2 구동 그룹의 출력 펄스 신호를 증폭하여 출력하는 제2 중간 버퍼수단과, 상기 제1 중간 버퍼수단 및 상기 제2 중간 버퍼수단의 출력단과 상기 데이터 출력수단의 입력단 사이에 연결되는 공통 데이타 버스라인과, 상기 공통 데이타 버스라인을 초기화시키는 공통 데이타 버스라인 프리차지 수단을 구비함을 특징으로 하는 반도체 메모리 소자의 데이터 패스 장치.A driver including a first drive group and a second drive group each comprising a plurality of data busline drive means selectively operated by an address signal, a data output unit for outputting received data, and the first drive group And data bus line precharge means connected to one output terminal of a second drive group to initialize a transmission line, and a first data bus connected to an output terminal of the first drive group to transmit an output signal of the first drive group. A second data busline coupled to a line, an output terminal of the second drive group to transmit an output signal of the second drive group, and controlled by a first address signal and transmitted through the first data busline A first drive driven by the output pulse signal level of the first drive group to amplify and output the output pulse signal of the second drive group An intermediate buffer means and driven by an output pulse signal level of the second drive group controlled by a second address signal and transmitted through the second data busline to amplify and output the output pulse signal of the second drive group Second intermediate buffer means, a common data bus line connected between the first intermediate buffer means and an output end of the second intermediate buffer means, and an input end of the data output means, and common data for initializing the common data bus line. A data path device for a semiconductor memory device comprising bus line precharge means. 제1항에 있어서, 상기 제1 중간 버퍼수단 및 제2 중간 버퍼수단은 제1 어드레스 신호에 의해 제어되는 트랜스미션 게이트와, 상기 트랜스미션 게이트의 출력 신호를 반전시키는 인버터와, 제어 단자로 수신되는 상기 인버터 출력신호에 따라 상기 공통 데이터 버스라인에 접지 전압을 스위칭하여 구동하는 트랜지스터와, 제어 단자로 입력되는 상기 제1 어드레스 신호에 따라 상기 트랜스미션 게이트가 디스에이블 되는 경우에 전원 전압을 상기 인버터의 입력노드로 스위칭하여 상기 인버터의 입력노드를 전원 전압 레벨로 유지시키는 모스 트랜지스터를 포함하고, 상기 제2 중간 버퍼수단은 제2 어드레스 신호에 의해 제어되는 트랜스미션 게이트와, 상기 트랜스미션 게이트의 출력 신호를 반전시키는 인버터와, 제어 단자로 수신되는 상기 인버터 출력신호에 따라 상기 공통 데이터 버스라인에 접지 전압을 스위칭하여 구동하는 트랜지스터와, 제어 단자로 입력되는 상기 제2 어드레스 신호에 따라 상기 트랜스미션 게이트가 다스에이블 되는 경우에 전원 전압을 상기 인버터의 입력노드로 스위칭하여 상기 인버터의 입력노드를 전원 전압 레벨로 유지시키는 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이타 패스장치.2. The inverter of claim 1, wherein the first intermediate buffer means and the second intermediate buffer means comprise a transmission gate controlled by a first address signal, an inverter for inverting an output signal of the transmission gate, and the inverter received by a control terminal. A transistor for driving by switching a ground voltage to the common data bus line according to an output signal and a power supply voltage to an input node of the inverter when the transmission gate is disabled according to the first address signal input to a control terminal And a MOS transistor for switching to maintain an input node of the inverter at a power supply voltage level, wherein the second intermediate buffer means includes a transmission gate controlled by a second address signal, an inverter inverting an output signal of the transmission gate; The inverter output received at the control terminal Switching a driving voltage by switching a ground voltage to the common data bus line according to a call; and switching a power supply voltage to an input node of the inverter when the transmission gate is disabled according to the second address signal input to a control terminal. And a MOS transistor for maintaining the input node of the inverter at a power supply voltage level. 각각이 어드레스 신호에 의해 선택적으로 동작하는 다수개의 데이타 버스라인 구동수단으로 구성된 제1 구동 그룹 및 제2 구동 그룹을 포함하는 구동부와, 수신된 데이터를 출력하는 데이터 출력부와, 상기 제1 구동 그룹 및 제2 구동 그룹의 출력단에 각각 하나씩 연결되어 전송라인을 초기화시키는 데이타 버스라인 프리차지수단과, 상기 제1 구동 그룹의 출력단에 연결되어 상기 제1 구동 그룹의 출력신호를 전송하는 제1 데이타 버스라인과, 상기 제2 구동 그룹의 출력단에 연결되어 상기 제2 구동 그룹의 출력신호를 전송하는 제2 데이타 버스라인과, 상기 제1 데이타 버스라인에 연결되며, 제1 어드레스 신호에 의해 제어되어, 상기 제1 구동 그룹의 출력 펄스 신호를 증폭하여 출력하는 제1 중간 버퍼수단과, 상기 제2 데이타 버스라인에 연결되며, 제2 어드레스 신호에 의해 제어 되어, 상기 제2 구동 그룹의 출력 펄스 신호를 증폭하여 출력하는 제2 중간 버퍼수단과, 상기 제1 중간 버퍼수단 및 상기 제2 중간 버퍼수단의 출력단과 상기 데이터 출력수단의 입력단 사이에 연결되는 공통 데이타 버스라인을 구비함을 특징으로 하는 반도체 메모리 소자의 데이터 패스 장치.A driver including a first drive group and a second drive group each comprising a plurality of data busline drive means selectively operated by an address signal, a data output unit for outputting received data, and the first drive group And data bus line precharge means connected to one output terminal of a second drive group to initialize a transmission line, and a first data bus connected to an output terminal of the first drive group to transmit an output signal of the first drive group. A second data bus line connected to a line, an output terminal of the second drive group to transmit an output signal of the second drive group, and connected to the first data bus line and controlled by a first address signal, A first intermediate buffer means for amplifying and outputting an output pulse signal of the first drive group, and a second data bus line; A second intermediate buffer means controlled by a dress signal to amplify and output the output pulse signal of the second driving group, an output end of the first intermediate buffer means and the second intermediate buffer means, and an input end of the data output means; And a common data bus line connected between the data path devices of the semiconductor memory device. 제1항에 있어서, 상기 제1 중간 버퍼수단은 상기 제1 어드레스 신호 및 상기 제1 구동 그룹의 출력 펄스 신호를 수신하여 논리합하는 논리 게이트와, 제어 단자로 입력되는 상기 논리 게이트의 출력 신호에 따라 상기 공통 데이터 버스 라인에 접지 전압을 스위칭하여 구동하는 트랜지스터를 포함하고, 상기 제2 중간 버퍼수단은 상기 제2 어드레스 신호 및 상기 제2 구동 그룹의 출력 펄스 신호를 수신하여 논리합하는 논리 게이트와, 제어 단자로 입력되는 상기 논리 게이트의 출력 신호에 따라 상기 공통 데이터 버스 라인에 접지 전압을 스위칭하여 구동하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 데이타 패스장치.The logic circuit of claim 1, wherein the first intermediate buffer means comprises a logic gate configured to receive and OR the first address signal and the output pulse signal of the first driving group, and an output signal of the logic gate input to a control terminal. And a transistor configured to drive the common data bus line by switching a ground voltage, wherein the second intermediate buffer unit comprises a logic gate configured to receive and logically combine the second address signal and the output pulse signal of the second drive group, and And a transistor configured to drive a ground voltage on the common data bus line in response to an output signal of the logic gate input to a terminal.
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