KR100304827B1 - Method for manufacturing polycrystalline silicon thin film transistor - Google Patents

Abstract

PURPOSE: A method for manufacturing a polycrystalline silicon thin film transistor is provided to reduce a processing time, and realize an improved p-Si TFT element. CONSTITUTION: A gate patterning process and an ion implantation process are integrated with each other, thereby decreasing thickness of a gate. A polycrystalline silicon thin film transistor element is formed in a manner that a buffer layer(2), a polycrystalline silicon film(3), a gate insulating film(4), and a gate film(5') are consecutively stacked. The gate film(5') is 800-1200Å in thickness, preferably, 1000Å. An insulating film(5") is formed on the gate film(5') to have the same thickness as the gate film(5'). An interlayer insulating film(6) and a metal electrode film(7) are formed. The insulating film(5") which is a part(5") of the interlayer insulating film are formed to have the same thickness as the gate insulating film(4). The insulating film(5") is an auxiliary unit for preventing a short-circuit between the gate film and the metal electrode.

Description

다결정 실리콘 박막 트랜지스터 소자의 제조방법Method of manufacturing polycrystalline silicon thin film transistor device

제1도는 종래기술의 다결정 실리콘 박막 트랜지스터 소자의 단면도이고,1 is a cross-sectional view of a conventional polycrystalline silicon thin film transistor element,

제2도는 본 발명의 다결정 실리콘 박막 트랜지스터 소자의 단면도이며,2 is a cross-sectional view of the polycrystalline silicon thin film transistor device of the present invention,

제3도는 종래기술에 의한 다결정 실리콘 박막 트랜지스터 소자의 제조공정도이고,3 is a manufacturing process diagram of a polycrystalline silicon thin film transistor device according to the prior art,

제4도는 본 발명에 의한 다결정 실리콘 박막 트랜지스터 소자의 제조공정도이다.4 is a manufacturing process diagram of a polycrystalline silicon thin film transistor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 유리 기판 2 : 버퍼층(buffer layer)1 glass substrate 2 buffer layer

3 : 댜결정 실리콘막 4 : 게이트 절연막3: silicon crystal film 4: gate insulating film

5 : 게이트막(종래) 5′ : 게이트막(본 발명)5: gate film (conventional) 5 ': gate film (invention)

5″ : 절연막 6 : 층간 절연막5 ″: insulating film 6: interlayer insulating film

7 : 금속 전극막 8 : 포토 레지스트7: metal electrode film 8: photoresist

본 발명은 다결정 실리콘 박막 트랜지스터 소자(이하 p-Si TFT라 칭함) 및 이의 제조방법에 관한 것으로, 좀 더 상세하게는 기존의 저온 p-Si TFT의 제작공정에서 게이트 박막 패터닝(patterning)과 CMOS 제작의 이온주입 공정을 일체화하여 게이트 박막의 두께를 감소시킴으로써 기판 수축의 문제를 해결하고 공정시간을 절감시킬 수 있는 개선된 p-Si TFT 소자 및 이의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polycrystalline silicon thin film transistor device (hereinafter referred to as p-Si TFT) and a method for manufacturing the same, and more particularly, to fabrication of gate thin film patterning and CMOS in a conventional low temperature p-Si TFT fabrication process. The present invention relates to an improved p-Si TFT device and a method of manufacturing the same, which can solve the problem of shrinkage of the substrate and reduce the processing time by reducing the thickness of the gate thin film by integrating the ion implantation process.

현재, p-Si TFT는 기존의 a-Si TFT에 비해 전자의 이동속도가 빨라 대용량 고집적 디스플레이 소자나 구동회로를 동일 기판상에 집적화한 구동회로 일체형 디스플레이등의 개발이 시도되고 있다.Currently, the p-Si TFT has a higher electron moving speed than the existing a-Si TFT, and therefore, development of a large-capacity high-density display device or a drive circuit-integrated display integrating a drive circuit on the same substrate has been attempted.

특히, 저렴한 유리기판을 사용하기 위해서는 600℃ 이하의 온도에서 제작 가능한 저온 p-Si TFT의 개발이 진행되고 있으나, 저온공정의 경우에는 고온공정과는 달리 유리기판의 사용에 따른 기판 수축등의 문제점이 지적되고 있어 실용화가 늦어지고 있는 실정이다.In particular, the development of low-temperature p-Si TFT that can be manufactured at a temperature of 600 ° C or lower for the use of inexpensive glass substrates, but in the case of low-temperature process, unlike the high-temperature process, problems such as shrinkage of the substrate due to the use of glass substrates It is pointed out that the practical use is being delayed.

기존의 대표적인 p-Si TFT는 제1도에 도시된 바와 같이 자기정렬(self-align) 방식의 구조 및 구동회로를 구성할 수 있도록 n 채널 TFT와 p 채널 TFT가 서로 연결된 CMOS 구조를 가진다.Exemplary conventional p-Si TFTs have a CMOS structure in which n-channel TFTs and p-channel TFTs are connected to each other to form a self-aligned structure and a driving circuit as shown in FIG. 1.

그러나, 이러한 구조의 경우, 게이트막(5)은 n 채널 및 p 채널을 형성시키기 위한 이온 주입시 이온이 채널에 들어오는 것을 방지하기 위하여 일정한 두께를 지니게 되며, 그 값은 게이트 절연막의 두께 및 이온주입의 조건에 따라 달라지는바, 일반적으로 3000~4000Å정도의 두께를 가지게 된다. 이 두께는 저온 p-Si TFT 제작에 있어 기판 수축의 원인제공, 게이트막의 박리, 층간 절연막의 두께 증가의 원인 및 콘택트 호울(contact hole) 형성시 불량발생의 원인 등 많은 문제점을 야기시켰다.However, in this structure, the gate film 5 has a constant thickness to prevent ions from entering the channel during ion implantation for forming the n-channel and p-channel, and the value of the gate film 5 is the thickness of the gate insulating film and the ion implantation. Depends on the conditions of the bar, generally have a thickness of about 3000 ~ 4000Å. This thickness caused many problems in the fabrication of low-temperature p-Si TFT, including the cause of shrinkage of the substrate, the peeling of the gate film, the increase of the thickness of the interlayer insulating film, and the occurrence of defects in the formation of contact holes.

한편, 게이트막의 두께가 증가할수록 기판수축은 커지게 되며 게이트 결정화시 게이트 절연막으로 부터 박리가 심해지고 게이트선과 교차하게 되는 금속신호 전극선과의 충분한 층간 절연을 위해서는 층간 절연막의 두께도 따라서 증가하게 된다. 또한, 층간 절연막 제작 후, 콘택트 호울 형성시 소오스/드레인 쪽과 게이트 쪽의 두께 차이로 인하여 게이트의 손상이나 오버 에칭(over etching)등의 공정결함이 발생되는 문제점이 있었다.On the other hand, as the thickness of the gate film increases, the shrinkage of the substrate increases, and the thickness of the interlayer insulating film also increases according to the delamination from the gate insulating film during gate crystallization and sufficient interlayer insulation with the metal signal electrode lines crossing the gate line. In addition, after fabrication of the interlayer insulating film, process defects such as gate damage or over etching may occur due to the difference in thickness between the source / drain and gate sides when forming contact holes.

따라서, 본 발명의 목적은 상기 문제점을 해결할 뿐만 아니라 바람직하지 못한 공정상의 문제점을 해결하고 공정시간을 단축시킬 수 있는 p-Si TFT 소자의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a p-Si TFT device capable of not only solving the above problems but also solving undesirable process problems and shortening the processing time.

본 발명의 또다른 목적은 상기의 방법으로 제조된 개선된 p-Si TFT 소자를 제공하는데 있다.Another object of the present invention is to provide an improved p-Si TFT device manufactured by the above method.

상기 목적을 달성하기 위한 본 발명의 방법은, a) 기판위에 버퍼층을 형성하고 기상증착법에 의해 그위에 다결정 실리콘막을 형성시킨 다음 게이트 절연막을 형성시키는 단계; b) 도핑된 다결정 실리콘 또는 금속으로 게이트막을 얇게 형성시킨 뒤, 절연막을 제조하는 단계; c) 포토 레지스트로 n형 TFT의 붕소 이온주입 차단용 패턴과 p형 TFT의 게이트막 패턴을 동시에 형성하여 절연막과 게이트막을 순차적으로 에칭한 후 붕소이온을 주입하는 단계; d) 상기 c) 단계와 동일하게 반대편 TFT의 게이트막 형성과 인(P) 주입공정을 수행하는 단계; 및 e) 콘택트 호울 및 금속 전극을 형성시키는 단계로 구성된다.The method of the present invention for achieving the above object comprises the steps of: a) forming a buffer layer on a substrate, forming a polycrystalline silicon film thereon by vapor deposition; and then forming a gate insulating film; b) thinly forming a gate film of doped polycrystalline silicon or metal, and then preparing an insulating film; c) simultaneously forming a boron ion implantation blocking pattern of the n-type TFT and a gate film pattern of the p-type TFT by photoresist, sequentially etching the insulating film and the gate film, and then injecting boron ions; d) performing a gate film formation and phosphorus (P) implantation process on the opposite TFT in the same manner as in step c); And e) forming a contact hole and a metal electrode.

이하 본 발명의 구성을 첨부된 도면을 참조하여 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the configuration of the present invention will be described in more detail with reference to the accompanying drawings.

먼저 첨부도면을 살펴보면, 제2도는 본 발명의 p-Si TFT의 단면도이고, 제3도 및 제4도는 각각 종래 및 본 발명의 p-Si TFT 제조공정도이다.First, referring to the accompanying drawings, FIG. 2 is a cross-sectional view of the p-Si TFT of the present invention, and FIGS. 3 and 4 are manufacturing process diagrams of the p-Si TFT of the prior art and the present invention, respectively.

우선 종래의 공정순서를 살펴보면, 먼저 제3(가)도에 도시된 바와 같이 유리기판(1)위에 버퍼층(buffer layer, 2)을 형성하고 p-Si 활성층을 형성시키기 위하여 PCVD 또는 LPCVD공정을 사용하여 300~570℃온도로 비정질 실리콘층을 얇게 제작한 후 600℃ 전후에서 장시간 열처리 또는 엑시머 레이저 조사와 같은 방법에 의해 다결정 실리콘막(3)을 제작한 후에 패터닝을 통하여 활성층을 형성시킨다. 그후 다결정 실리콘막(3)위에 SiO₂층을 형성시켜 게이트 절연막(4)을 형성시킨다. 그 다음 게이트층(5)을 형성시키기 위하여 제3(나)도에 도시된 바와 같이 도핑된 다결정 실리콘 또는 금속으로 게이트층(5)을 형성시킨 다음 패터닝하여 완성한다. 이때 게이트층(5)의 두께는 후속의 이온주입 공정에서 채널로의 이온침투를 방지하기 위하여 통상 3000~4000Å의 두께로 형성되는데, 이 두께는 또한 상기에서 언급한 바와 같이 소자 제작시 많은 문제의 발생원인으로 작용한다. 제3(다) 및 (라)도는 TFT로 CMOS 회로를 구성하기 위한 이온주입 공정을 나타낸 것으로서, 제3(다)도에 도시된 바와 같이 한쪽 TFT 부분을 포토 레지스트 또는 금속막으로 차단하고 붕소(B) 이온을 주입하면 붕소가 주입된 TFT는 p 채널 TFT가 되며, 제3(라)도에 도시된 바와 같이 다른 한쪽 TFT를 가리고 인(P) 이온을 주입시키면 n 채널 TFT가 형성되어 두개의 TFT가 서로 연결된 CMOS 구조의 회로가 형성된다. 이온주입 공정 후에는 층간 절연막(6)이 형성되는데, 이때 층간 절연막(6)의 두께는 게이트막과 교차되는 금속전극과의 단락을 방지하기 위하여 5000Å 이상으로 두껍게 제작해야 한다. 또한, 이러한 구조에서는 금속전극과 소오스, 드레인과의 접촉을 위하여 콘택트 호울 제작시 소오스, 드레인과 게이트 쪽의 절연막 두께가 서로 차이가 있으므로 에칭작업시 게이트막의 손상이나 오버에칭이 발생되어 소자불량의 원인이 된다(제3(마)도 참조).Referring to the conventional process sequence, first, as shown in FIG. 3A, a PCVD or LPCVD process is used to form a buffer layer 2 on a glass substrate 1 and to form a p-Si active layer. After the amorphous silicon layer is made thin at a temperature of 300 to 570 ° C., the polycrystalline silicon film 3 is produced by a method such as heat treatment or excimer laser irradiation for a long time at around 600 ° C., and then an active layer is formed through patterning. After that, a SiO ₂ layer is formed on the polycrystalline silicon film 3 to form the gate insulating film 4. The gate layer 5 is then formed by patterning and patterning the doped polycrystalline silicon or metal as shown in FIG. 3 (b) to form the gate layer 5. At this time, the thickness of the gate layer (5) is usually formed to a thickness of 3000 ~ 4000Å in order to prevent ion penetration into the channel in the subsequent ion implantation process, this thickness is also a problem of many problems when manufacturing the device as mentioned above It acts as a cause of occurrence. 3 (C) and (D) show an ion implantation process for constructing a CMOS circuit with TFTs. As shown in FIG. 3 (C), one TFT portion is blocked with a photoresist or metal film and boron ( B) When implanting ions, the boron-injected TFT becomes a p-channel TFT. As shown in FIG. 3 (d), when the other TFT is covered and the phosphorus (P) ions are implanted, an n-channel TFT is formed to form two TFTs. A circuit of a CMOS structure in which TFTs are connected to each other is formed. After the ion implantation process, the interlayer insulating film 6 is formed. In this case, the thickness of the interlayer insulating film 6 should be made thicker than 5000 kV to prevent a short circuit between the gate electrode and the metal electrode. In addition, in such a structure, the thicknesses of the insulating films on the source, drain, and gate sides of the contact hole are different from each other when the contact holes are made in contact with the metal electrode, the source, and the drain. (See also 3rd (e)).

이에 반해 본 발명은 상기 종래의 공정중 게이트 패터닝 공정과 이온주입 공정을 일체화하여 게이트 두께를 줄여줌으로써 게이트막에 의한 문제점을 해결하여 준다. 즉 다시 말하면, 본 발명의 다결정 실리콘 박막 트랜지스터 소자는 기판(1)위에 버퍼층(2), 다결정 실리콘막(3), 게이트 절연막(4) 및 800~1200Å, 바람직하게는 1000Å두께의 게이트막(5′)이 순차적으로 적층되고, 상기 게이트막(5″)위에 절연막(5″)이 게이트 절연막(4)의 두께와 동일하게 형성되어 있으며, 층간 절연막(6)과 금속 전극막(7)이 형성되어 있는 구조이다.On the contrary, the present invention solves the problems caused by the gate layer by reducing the gate thickness by integrating the gate patterning process and the ion implantation process in the conventional process. In other words, in the polycrystalline silicon thin film transistor device of the present invention, the buffer layer 2, the polycrystalline silicon film 3, the gate insulating film 4, and the gate film 5 having a thickness of 800 to 1200 kW, preferably 1000 mW on the substrate 1 are provided. ′ Are sequentially stacked, and an insulating film 5 ″ is formed on the gate film 5 ″ to have the same thickness as the gate insulating film 4, and an interlayer insulating film 6 and a metal electrode film 7 are formed. It is a structure.

제2도는 본 발명의 단면도이고 제4도는 본 발명의 제조공정을 나타낸 것으로서, 제4(가)도까지는 종래의 공정인 제3(가)도와 동일하다. 게이트 절연막(4)이 완성된 후 제4(나)도에 도시된 바와 같이 도핑된 다결정 실리콘 또는 금속막으로 게이트막(5′)을 800~1200Å, 바람직하게는 1000Å 정도로 얇게 형성시킨 뒤 층간 절연막의 적어도 일부(5″)를 게이트 절연막(4)의 두께와 동일하게 제작한다. 이때 제작되는 절연막(5″)은 게이트막과 금속전극과의 단락을 방지하기 위한 보조 수단이며, 콘택트 호울 처리시에는 두께 불균일을 제거하기 위한 수단으로 작용한다(제4(나)도 참조). 그 이후 종래의 공정에서는 게이트막을 패터닝한 후 이온주입 공정을 실시하는데 반해, 본 발명에서는 게이트 패터닝과 이온주입 공정을 같은 마스크로 동시에 실시한다. 즉, 제4(다)도에 도시된 바와 같이 포토 레지스트(8)로 n형 TFT의 붕소이온 주입 차단용 패턴과 p형 TFT의 게이트 패턴을 동시에 형성하여 절연막(5″)과 게이트막(5′)을 순차적으로 에칭한 후 붕소 이온주입 공정을 수행한다. 그 다음 상기와 동일한 방법에 의해 제4(라)도에 도시된 바와 같이 반대편 TFT의 게이트막 형성과 인(P) 이온주입 공정을 실시한다. 이후 콘택트 호울 형성과 금속전극 형성공정을 거쳐 제4(마)도에 도시된 바와 같은 CMOS TFT회로가 완성된다. 이때 콘택트 호울 형성시 절연막(5″)으로 인해 소오스, 드레인 및 게이트 부분은 두께의 불균일이 없어 균일한 콘택트 호울이 형성된다.FIG. 2 is a cross-sectional view of the present invention, and FIG. 4 shows a manufacturing process of the present invention, and FIG. 4 is the same as FIG. After the gate insulating film 4 is completed, as shown in FIG. 4 (b), the gate film 5 'is thinly formed with a doped polycrystalline silicon or metal film of about 800 to 1200 Å, preferably 1000 Å, and then the interlayer insulating film At least a portion 5 ″ is fabricated to be equal to the thickness of the gate insulating film 4. The insulating film 5 ″ produced at this time serves as an auxiliary means for preventing a short circuit between the gate film and the metal electrode, and serves as a means for removing thickness unevenness during the contact hole treatment (see also fourth (b)). After that, in the conventional process, the ion implantation process is performed after the gate film is patterned, whereas in the present invention, the gate patterning and ion implantation processes are simultaneously performed with the same mask. That is, as shown in FIG. 4 (C), the photoresist 8 forms a boron ion implantation blocking pattern of the n-type TFT and a gate pattern of the p-type TFT simultaneously to form the insulating film 5 ″ and the gate film 5. ′) Is sequentially etched and the boron ion implantation process is performed. Then, the gate film formation and the phosphorus (P) ion implantation process of the opposite TFT are performed as shown in FIG. Thereafter, a process of forming a contact hole and forming a metal electrode completes the CMOS TFT circuit as shown in FIG. At this time, the source, drain, and gate portions of the source, drain, and gate portions are uneven in thickness due to the insulating film 5 ″, thereby forming a uniform contact hole.

본 발명의 구성에 의한 CMOS TFT는 기존 Si 소자의 CMOS FET와 동일한 동작을 나타낸다. 즉, 단일 TFT의 동작은 게이트 신호에 의해 소오스와 드레인과의 채널이 형성되고 형성된 채널을 통하여 소오스로 부터 입력된 전기신호는 드레인으로 주입된다. CMOS의 구성은 게이트 전위를 동일전위로 할 경우, n 채널 TFT와 p 채널 TFT는 서로 보상형 임피던스로 작용하여 게이트에 입력된 신호와 반대의 극성을 가진 신호를 얻어낼 수 있는 인버터로 작용한다.The CMOS TFT according to the configuration of the present invention exhibits the same operation as that of a CMOS FET of a conventional Si device. That is, in the operation of the single TFT, a channel is formed between the source and the drain by the gate signal, and the electric signal input from the source is injected into the drain through the formed channel. In the CMOS configuration, when the gate potential is the same potential, the n-channel TFT and the p-channel TFT act as compensating impedances of each other to serve as an inverter capable of obtaining a signal having a polarity opposite to that of the signal input to the gate.

그러므로, 본 발명은 종래의 방법과는 달리 게이트막 패터닝과 이온주입 공정을 동시에 실시함으로써 공정용 마스크의 수를 3장에서 2장으로 줄여 공정수를 단축시키며, 게이트막의 두게를 줄임으로써 게이트 결정화시 기판수축을 완화시키며 게이트막의 박리현상을 줄일 수 있다. 또한, 절연막을 적층함으로써 게이트와 금속전극의 단락을 효과적으로 방지하고 콘택트 호울 형성시 두께 차이로 인한 에칭 불균일의 문제를 해결함으로써 저온공정의 다결정 실리콘 박막 트랜지스터의 제작에 더욱더 효과적이다.Therefore, the present invention, unlike the conventional method, by simultaneously performing the gate film patterning and ion implantation process to reduce the number of process masks from three to two sheets to shorten the number of processes, the gate thickness is reduced by reducing the thickness of the gate film It can reduce the shrinkage of the substrate and reduce the peeling phenomenon of the gate film. In addition, by stacking the insulating film effectively prevents short-circuit between the gate and the metal electrode and solves the problem of etching unevenness due to the difference in thickness when forming the contact hole, it is more effective in the production of polycrystalline silicon thin film transistor of low temperature process.

Claims (3)

다결정 실리콘으로서 반도체층 패턴을 형성시키는 단계; 상기 반도체층 패턴상에 게이트 절연막을 형성시키는 단계; 상기 게이트 절연막상에 게이트층을 형성하기 위하여 금속층 또는 도핑된 다결정 실리콘층을 형성시키는 단계; 상기 금속층 또는 도핑된 다결정 실리콘층을 패터닝하여 게이트를 형성시키는 단계; 소오스 및 드레인 전극을 형성시키는 단계를 포함하는 다결정 실리콘 박막 트랜지스터의 제조방법에 있어서, p형 박막트랜지스터의 게이트를 패터닝하기 위한 패턴과, n형 박막트랜지스터의 붕소 이온 주입 차단용 패턴을 동일 포토레지스트 패턴을 사용하여 상기 p형 박막트랜지스터의 게이트를 패터닝하고, 붕소를 이온 주입함으로써 p형 박막트랜지스터의 게이트 전극을 형성시키는 단계; 및 n형 박막트랜지스터의 게이트를 패터닝하기 위한 패턴과, n형 박막트랜지스터의 인 이온 주입 차단용 패턴을 동일 포토레지스터 패턴을 사용하여 상기 n형 박막트랜지스터의 게이트를 패터닝하고, 인을 이온 주입함으로서 n형 박막 트랜지스터의 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.Forming a semiconductor layer pattern as polycrystalline silicon; Forming a gate insulating film on the semiconductor layer pattern; Forming a metal layer or a doped polycrystalline silicon layer to form a gate layer on the gate insulating film; Patterning the metal layer or the doped polycrystalline silicon layer to form a gate; A method of manufacturing a polycrystalline silicon thin film transistor comprising forming a source and a drain electrode, wherein the pattern for patterning the gate of the p-type thin film transistor and the boron ion implantation blocking pattern of the n-type thin film transistor are the same photoresist pattern. Patterning the gate of the p-type thin film transistor by using and implanting boron to form a gate electrode of the p-type thin film transistor; And by patterning the gate of the n-type thin film transistor using the same photoresist pattern as the pattern for patterning the gate of the n-type thin film transistor and the pattern for blocking the phosphorus ion implantation of the n-type thin film transistor, A method of manufacturing a polycrystalline silicon thin film transistor, comprising forming a gate electrode of a type thin film transistor. 제1항에 있어서, 상기 반도체층 형성전에 버퍼층을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.The method of claim 1, further comprising forming a buffer layer before forming the semiconductor layer. 제1항에 있어서, 상기 금속층 도는 도핑된 실리콘층상에 절연막층을 형성하여 상기 게이트 전극을 형성할 때 패터닝됨을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.The method of claim 1, wherein the insulating layer is formed on the metal layer or the doped silicon layer to be patterned when the gate electrode is formed.