KR100304440B1 - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 비트라인 콘택 플러그와 전하저장전극 콘택 플러그를 일차로 형성하고, 비트라인 콘택 형성시에 상기 전하저장전극 콘택 플러그들과 이중 플러그를 형성하였으므로, 전하저장전극 콘택홀 식각 공정시 콘택홀의 깊이가 얕아 식각 공정이 용이하고, 식각마스크 정렬 공정이 간단하며, 콘택홀을 경사지게 식각할 수 있어 전하저장전극의 정전용량이 증가되며, 콘택 저항도 감소되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein the bit line contact plug and the charge storage electrode contact plug are formed first, and the charge storage electrode contact plugs and the double plug are formed at the time of forming the bit line contact. In the process of etching the electrode contact hole, the depth of the contact hole is easy, so the etching process is easy, the etching mask alignment process is simple, and the contact hole can be etched inclined so that the capacitance of the charge storage electrode is increased, and the contact resistance is also reduced, resulting in process yield. And reliability of device operation can be improved.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 전하저장전극 콘택 공정에서 비트라인과의 단락을 방지하고 콘택 공정여유도를 증가시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in the charge storage electrode contact process, a short circuit with a bit line is prevented and a contact process margin is increased to manufacture a semiconductor device capable of improving process yield and device operation reliability. It is about a method.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.The recent trend of high integration of semiconductor devices has been greatly influenced by the development of fine pattern formation technology, and the miniaturization of photoresist patterns, which are widely used as masks such as etching or ion implantation processes, are essential in the manufacturing process of semiconductor devices.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.The resolution (R) of the photoresist pattern is closely related to the material of the photoresist itself or the adhesion to the substrate, but is primarily proportional to the light source wavelength (λ) and the process variable (k) of the reduction exposure apparatus used. It is inversely proportional to the lens aperture (NA, numerical aperture) of the device.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.Here, the wavelength of the light source is reduced in order to improve the optical resolution of the reduced exposure apparatus. For example, the G-line and i-line reduced exposure apparatus having wavelengths of 436 and 365 nm have a process resolution of a line / space pattern. The limit is about 0.7 and 0.5 μm, respectively, and in order to form a fine pattern of 0.5 μm or less, deeper ultra violet (DUV), for example, KrF laser having a wavelength of 248 nm or 193 nm An exposure apparatus using an ArF laser as a light source should be used.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.In addition to the reduction exposure apparatus, the process method includes a method of using a phase shift mask as a photo mask, or forming a separate thin film on the wafer to improve image contrast. A contrast enhancement layer (CEL) method or a tri layer resister (hereinafter referred to as a TLR) method in which an intermediate layer such as spin on glass (SOG) is interposed between two photoresist layers. In addition, a silicide method for selectively injecting silicon into the upper side of the photosensitive film has been developed to lower the resolution limit.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.In addition, the contact hole connecting the upper and lower conductive wirings has a larger design rule than the above line / space pattern. As the device becomes more integrated, the size of the contact hole and the distance between the peripheral wirings are reduced, and the contact hole diameter and The aspect ratio, which is the ratio of depths, increases. Therefore, in a highly integrated semiconductor device having multiple conductive wirings, accurate and tight alignment between masks in a manufacturing process is required to form a contact, thereby reducing process margin.
이러한 콘택 홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.These contact holes can be used for misalignment tolerance during mask alignment, lens distortion during exposure, critical dimension variation during mask fabrication and photolithography, The mask is formed by considering factors such as registration between the masks.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.As a method of forming the contact hole as described above, there are a direct etching method, a method using a sidewall spacer, a SAC method, and the like.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.In the above method, the direct etching method and the sidewall spacer forming method cannot be used for manufacturing a device having a design rule of 0.3 μm or less in the current technology level, and thus there is a limitation in high integration of the device.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.In addition, the SAC method, which is designed to overcome the limitations of the lithography process in forming contact holes, can be divided into polysilicon layer, nitride film, or oxynitride film, depending on the material used as the etch barrier layer. Can be used as an etch shield.
도 1은 종래 기술에 따른 반도체소자의 단면도로서, 비트라인 콘택 플러그와 전하저장전극 콘택 플러그를 함께 형성하고, 전하저장전극 콘택을 나중에 형성하는 경우로서, 전하저장전극 콘택 플러그만이 도시되는 방향으로 절개한 예이다.1 is a cross-sectional view of a semiconductor device according to the related art, in which a bit line contact plug and a charge storage electrode contact plug are formed together, and a charge storage electrode contact is formed later, in a direction in which only the charge storage electrode contact plug is shown. Incision is an example.
먼저, 반도체기판(10)상에 소정의 하부 구조물, 예를들어 소자분리 산화막(11)과 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함, 도시되지 않음) 등을 형성하고, 상기 구조의 전표면에 제1층간절연막(12)을 형성한다.First, a predetermined lower structure, for example, an element isolation oxide film 11 and a metal oxide semi conductor field effect transistor (hereinafter, referred to as a MOS FET) is formed on the semiconductor substrate 10. A first interlayer insulating film 12 is formed on the entire surface of the structure.
그다음 상기 반도체기판(10)에서 비트라인 콘택과 전하저장전극 콘택으로 예정되어있는 부분상의 제1층간절연막(12)을 제거하여 콘택홀(13)을 형성하고, 상기 콘택홀(13)을 메우는 비트라인 콘택 플러그(14B) 및 전하저장전극 콘택 플러그(14C)들을 형성한 후, 상기 구조의 전표면에 제2층간절연막(15)을 형성한다.Then, the first interlayer insulating film 12 on the portion of the semiconductor substrate 10, which is supposed to be a bit line contact and a charge storage electrode contact, is removed to form a contact hole 13, and a bit filling the contact hole 13. After the line contact plugs 14B and the charge storage electrode contact plugs 14C are formed, a second interlayer insulating film 15 is formed on the entire surface of the structure.
그후, 도시되어있지는 않으나 상기 비트라인 콘택 플러그(14B) 상의 제2층간절연막(15)을 제거하여 비트라인 콘택홀을 형성하고, 이를 메우는 비트라인(16)들을 형성한 후, 상기 구조의 전표면에 제3층간절연막(17)을 형성한다.Thereafter, although not shown, the second interlayer insulating film 15 on the bit line contact plug 14B is removed to form a bit line contact hole, and bit lines 16 filling the bit line 16 are formed, and then the entire surface of the structure. A third interlayer insulating film 17 is formed on the substrate.
그다음 상기 콘택 플러그(14C)들중 전하저장전극 콘택 플러그로 예정되어있는 부분들상의 제3 및 제2층간절연막(17),(15)을 순차적으로 제거하여 전하저장전극 콘택홀(18)을 형성하고, 상기 콘택홀(18)의 측벽에 스페이서(19)를 형성한다.Next, the third and second interlayer insulating layers 17 and 15 on portions of the contact plugs 14C, which are intended as the charge storage electrode contact plugs, are sequentially removed to form the charge storage electrode contact holes 18. The spacer 19 is formed on the sidewall of the contact hole 18.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 비트라인 콘택 플러그와 전하저장전극 콘택 플러그를 일차로 형성하고, 비트라인을 형성한 후에 전하저장전극 콘택홀을 형성하므로, 콘택홀의 애스팩트 비가 매우커서 미세 패턴에서는 콘택홀의 크기가 감소되어 식각 공정이 어렵고, 공정마진이 감소되어 공정이 어려워지며, 비트라인의 상부 에지(A)부분이 콘택홀 식각 공정시 노출되어 비크라인과 전하저장전극간에 단락 불량이 발생되는 등 공정수율 및 소자동작의 신뢰성이 저하되는 문제점이 있다.In the method of manufacturing a semiconductor device according to the related art as described above, since the bit line contact plug and the charge storage electrode contact plug are formed first, and the bit storage electrode contact hole is formed after the bit line is formed, the aspect ratio of the contact hole is very high. In the micro pattern, the contact hole is reduced in size, which makes the etching process difficult, and the process margin is reduced, making the process difficult. The upper edge (A) of the bit line is exposed during the contact hole etching process, so that the gap between the bit line and the charge storage electrode is increased. There is a problem that the process yield and the reliability of the device operation is degraded, such as short circuit failure occurs.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체기판과 접촉되는 비트라인 콘택 플러그와 전하저장전극 콘택 플러그를 함께 형성하고, 비트라인 콘택홀 형성시에 전하저장전극 콘택 플러그도 노출시켜 그 상부에 다시 콘택 플러그를 적층 형성하여 전하저장전극 콘택홀 형성시 콘택의 애스팩트비를 감소시키고, 비트라인과 전하저장전극간의 단락을 방지하며, 콘택 공정여유도를 증가시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to form a bit line contact plug and a charge storage electrode contact plug in contact with a semiconductor substrate, and to form a charge storage electrode contact plug when forming a bit line contact hole. Also, the contact plugs are stacked on top of each other to reduce the aspect ratio of the contact when forming the charge storage electrode contact hole, to prevent short circuit between the bit line and the charge storage electrode, and to increase the contact process margin. And it provides a method for manufacturing a semiconductor device that can improve the reliability of device operation.
도 1은 종래 기술에 따른 반도체소자의 단면도.1 is a cross-sectional view of a semiconductor device according to the prior art.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체소자 제조공정의 일측 단면도.2A to 2H are cross-sectional views of one side of a semiconductor device manufacturing process according to an embodiment of the present invention.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체소자 제조공정의 타측 단면도.3A to 3H are other cross-sectional views of a semiconductor device manufacturing process according to an embodiment of the present invention.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체소자 제조공정의 일측 단면도.4A to 4G are cross-sectional views of one side of a semiconductor device manufacturing process according to another embodiment of the present invention.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 반도체소자 제조공정의 타측 단면도.5A to 5G are other cross-sectional views of a semiconductor device manufacturing process according to another exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10 : 반도체기판 11 : 소자분리 산화막10 semiconductor substrate 11: device isolation oxide film
12 : 제1층간절연막 13 : 콘택홀12: first interlayer insulating film 13: contact hole
13A : 제1콘택홀 13B : 제2콘택홀13A: 1st contact hole 13B: 2nd contact hole
14B : 비트라인 콘택 플러그 14C : 전하저장전극 콘택 플러그14B: bit line contact plug 14C: charge storage electrode contact plug
15 : 제2층간절연막(15)을 16 : 비트라인15: second interlayer insulating film 15, 16: bit line
17 : 제3층간절연막 18 : 전하저장전극 콘택홀17: third interlayer insulating film 18: charge storage electrode contact hole
19 : 스페이서 21 : 게이트산화막19 spacer 21 gate oxide film
22 : 게이트전극 23 : 마스크산화막22: gate electrode 23: mask oxide film
24 : 스페이서 25 : 제1감광막패턴24 spacer 25 first photosensitive film pattern
26 : 다결정실리콘층 27 : 제2감광막패턴26 polycrystalline silicon layer 27 second photosensitive film pattern
28 : 제3층간절연막 29 : 장벽층28: third interlayer insulating film 29: barrier layer
30 : 제3감광막패턴30: third photosensitive film pattern
26B : 비트라인 다결정실리콘층 패턴26B: Bitline Polysilicon Layer Pattern
26C : 전하저장전극 콘택 플러그용 다결정실리콘층 패턴26C: Polysilicon Layer Pattern for Charge Storage Electrode Contact Plug
26D : 더미패턴용 다결정실리콘층 패턴26D: Polysilicon Layer Pattern for Dummy Pattern
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,
소정의 하부구조물이 형성되어있는 반도체기판상에 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film on a semiconductor substrate on which a predetermined substructure is formed;
상기 반도체기판에서 비트라인 콘택과 전하저장전극 콘택으로 예정되어있는 부분상의 제1층간절연막을 제거하여 제1콘택홀을 형성하는 공정과,Forming a first contact hole by removing a first interlayer insulating film on a portion of the semiconductor substrate which is intended as a bit line contact and a charge storage electrode contact;
상기 제1콘택홀을 메우고, 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그가 되는 제1콘택 플러그들을 형성하는 공정과,Filling the first contact hole and forming first contact plugs that are bit line contact plugs and charge storage electrode contact plugs;
상기 구조의 전표면에 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film on the entire surface of the structure;
상기 제1 콘택 플러그들상의 제2층간절연막을 제거하여 제1콘택 플러그들을 노출시키는 제2콘택홀들을 형성하는 공정과,Removing second interlayer insulating films on the first contact plugs to form second contact holes exposing the first contact plugs;
상기 제2콘택홀을 메우는 도전층을 전표면에 형성하고, 패턴닝하여 상기 제1콘택 플러그들중 비트라인 콘택 플러그과 접촉되는 비트라인을 형성하고, 동시에 전하저장전극 콘택 플러그가 되는 제1콘택 플러그들과 접촉되는 제2콘택 플러그들을 형성하는 공정과,A first contact plug which forms a conductive layer filling the second contact hole on the entire surface and is patterned to form a bit line in contact with a bit line contact plug among the first contact plugs, and at the same time becomes a charge storage electrode contact plug. Forming second contact plugs in contact with the wires;
상기 구조의 전표면에 제3층간절연막을 형성하는 공정과,Forming a third interlayer insulating film on the entire surface of the structure;
상기 제3층간절연막에서 전하저장전극 콘택으로 에정되어있는 부분을 제거하여 상기 제2콘택플러그들을 노출시키는 전하저장전극 콘택홀을 형성하는 공정을 구비함에 있다.And removing a portion of the third interlayer insulating layer defined by the charge storage electrode contact to form a charge storage electrode contact hole exposing the second contact plugs.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h 및 도 3a 내지 도 3h는 본 발명의 일실시예를 설명하기 위한 도면들로서, 서로 다른 방향으로 절단한 단면도인데, 도 2a 내지 도 2h는 비트라인 콘택 플러그과 전하저장전극 콘택 플러그이 함께 도시되는 방향의 절단면이고 도 3a 내지 도 3h는 전하저장전극 콘택 플러그만이 도시되는 방향의 절단면으로서, 서로 연관시켜 설명한다.2A to 2H and 3A to 3H are cross-sectional views cut in different directions to illustrate an embodiment of the present invention. FIGS. 2A to 2H show a bit line contact plug and a charge storage electrode contact plug together. 3A to 3H are cut planes in the direction in which only the charge storage electrode contact plugs are shown, and will be described in relation to each other.
먼저, 실리콘 웨이퍼등의 반도체기판(10)상에 소자분리 산화막(11)과 게이트산화막(21)을 형성하고, 상기 게이트산화막(21)상에 서로 적층되어있는 게이트전극(22)과 마스크산화막(23) 패턴을 형성하고, 상기 게이트전극(22)과 마스크산화막(23) 패턴의 측벽에 산화막 제질의 스페이서(24)를 형성한 후, 상기 게이트전극(22) 양측의 반도체기판(10)에 소오스/드레인영역(도시되지 않음)을 형성하여 MOS FET를 형성한다.First, an element isolation oxide film 11 and a gate oxide film 21 are formed on a semiconductor substrate 10 such as a silicon wafer, and the gate electrode 22 and the mask oxide film stacked on each other are formed on the gate oxide film 21. 23. A pattern is formed, and an oxide film spacer 24 is formed on sidewalls of the gate electrode 22 and the mask oxide layer 23. Then, the source is formed on the semiconductor substrate 10 on both sides of the gate electrode 22. Drain regions (not shown) are formed to form MOS FETs.
그다음 상기 구조의 전표면에 제1층간절연막(12)을 형성한 후, 상기 반도체기판(10)에서 비트라인 콘택 및 전하저장전극 콘택으로 예정되어있는 부분상의 제1층간절연막(12)을 제거하여 반도체기판(10)을 노출시키는 제1콘택홀(13A)들을 형성하고, 상기 노출되어있는 반도체기판(10)과 접촉되는 비트라인 콘택 플러그(14B) 및 전하저장전극 콘택 플러그(14C)들을 도전물질, 예를들어 다결정실리콘층 도포 및 패턴닝 방법으로 형성한 후, 상기 구조의 전표면에 제2층간절연막(15)을 형성하고, 상기 제2층간절연막(15)에서 비트라인 콘택 및 전하저장전극 콘택홀로 예정되어있는 부분을 노출시키는 제1감광막패턴(25)을 형성한다. (도 2a 및 도 3a 참조).Then, after forming the first interlayer insulating film 12 on the entire surface of the structure, the first interlayer insulating film 12 on the portion of the semiconductor substrate 10, which is intended as a bit line contact and a charge storage electrode contact, is removed. First contact holes 13A exposing the semiconductor substrate 10 are formed, and the bit line contact plugs 14B and the charge storage electrode contact plugs 14C contacting the exposed semiconductor substrate 10 are conductive materials. For example, after the polysilicon layer is applied and patterned, a second interlayer insulating film 15 is formed on the entire surface of the structure, and the bit line contact and charge storage electrode are formed on the second interlayer insulating film 15. A first photosensitive film pattern 25 exposing a portion intended to be a contact hole is formed. (See FIGS. 2A and 3A).
그후, 상기 제1감광막패턴(25)에 의해 노출되어있는 제2층간절연막(15)을 제거하여 상기 비트라인 콘택 플러그(14B)와 전하저장전극 콘택 플러그(14C)들을 노출시키는 제2콘택홀(13B)들을 형성하고, 상기 제1감광막패턴(25)을 제거한다. 여기서 상기 콘택이 깊으므로 식각 공정후에 식각 잔류물 제거를 위한 습식 세척 공정을 추가로 실시할 수도 있다. (도 2b 및 도 3b 참조).Thereafter, the second contact hole exposing the bit line contact plug 14B and the charge storage electrode contact plug 14C is removed by removing the second interlayer insulating film 15 exposed by the first photoresist pattern 25. 13B) and remove the first photoresist pattern 25. Here, since the contact is deep, a wet cleaning process for removing an etching residue may be further performed after the etching process. (See FIGS. 2B and 3B).
그다음 상기 구조의 전표면에 비트라인이 되는 도전층, 예를들어 다결정실리콘층(26)을 형성하여 상기 제2콘택홀(13B)들을 메우고, 제2층간절연막(15)을 덮도록하고, 상기 다결정실리콘층(26)상에 비트라인 패턴닝 마스크인 제2감광막패턴(27)을 형성한다. 이때 상기 제2감광막패턴(27)은 전하저장전극 콘택 플러그(14C)들 상에도 일차 전하저장전극 콘택 플러그 패턴닝 마스크 보다 크게 형성되며, 그 사이에도 단차피복성을 향상시키기 위한 더미 패턴을 형성하기 위한 부분에도 함께 형성된다. (도 2c 및 도 3c 참조).Then, a conductive layer, for example, a polysilicon layer 26, serving as a bit line is formed on the entire surface of the structure so as to fill the second contact holes 13B and cover the second interlayer insulating film 15. A second photoresist pattern 27 that is a bit line patterning mask is formed on the polysilicon layer 26. In this case, the second photoresist layer pattern 27 is formed on the charge storage electrode contact plugs 14C to be larger than the primary charge storage electrode contact plug patterning mask, and therebetween, to form a dummy pattern for improving step coverage. It is also formed for the part. (See FIGS. 2C and 3C).
그후, 상기 제2감광막패턴(27)에 의해 노출되어있는 다결정실리콘층(26)을 식각하여 비트라인 콘택 플러그(14B)들과 접촉되는 비트라인(26B)과, 전하저장전극 콘택 플러그(14c)와 접촉되는 제2콘택 플러그가 되는 다결정실리콘층패턴(26C) 및 더미 패턴이 되는 다결정실리콘층패턴(26B)을 형성하고, 상기 제2감광막패턴(27)을 제거한다. (도 2d 및 도 3d 참조).Thereafter, the polysilicon layer 26 exposed by the second photoresist layer pattern 27 is etched to contact the bit line contact plugs 14B, and the charge storage electrode contact plug 14c. The polysilicon layer pattern 26C serving as the second contact plug in contact with and the polysilicon layer pattern 26B serving as the dummy pattern are formed, and the second photoresist layer pattern 27 is removed. (See FIGS. 2D and 3D).
그다음 상기 구조의 전표면에 제3층간절연막(28)과, 포토 작업을 용이하게 하기 위한 난반사 방지막으로서의 장벽층(29)을 질화막등의 재질로 형성한 후, (도 2e 및 도 3e 참조), 상기 장벽층(29)상에 전하저장전극 콘택홀 형성을 위한 제3감광막패턴(30)을 형성한다. 이때, 상기 더미 패턴인 다결정실리콘층패턴(26d)에 의해 단차가 적어지고, 형성하고자하는 콘택홀의 깊이가 얕아 마스크 정렬이 용이하다. (도 2f 및 도 3f 참조).Then, after forming the third interlayer insulating film 28 and the barrier layer 29 as an anti-reflective film for facilitating photo work on the entire surface of the structure, made of a material such as nitride film (see FIGS. 2E and 3E), A third photoresist layer pattern 30 for forming a charge storage electrode contact hole is formed on the barrier layer 29. At this time, the step is reduced by the polysilicon layer pattern 26d as the dummy pattern, and the depth of the contact hole to be formed is shallow, so that mask alignment is easy. (See FIGS. 2F and 3F).
그후, 상기 제3감광막패턴(30)에 의해 노출되어있는 장벽층(29)과 제3층간절연막(28)을 순차적으로 제거하여 상기 다결정실리콘층패턴(26C)을 노출시키는 전하저장전극 콘택홀(18)을 경사 측벽을 갖도록 형성하고, (도 2g 및 도 3g 참조), 상기 제3감광막패턴(30)을 제거한다. (도 2h 및 도 3h 참조).Thereafter, the barrier layer 29 and the third interlayer insulating layer 28 exposed by the third photoresist pattern 30 are sequentially removed to expose the charge storage electrode contact hole exposing the polysilicon layer pattern 26C. 18) is formed to have inclined sidewalls (see FIGS. 2G and 3G), and the third photoresist pattern 30 is removed. (See FIGS. 2H and 3H).
상기와 같이, 전하저장전극 콘택 플러그를 이중으로 형성하고, 상부 전하저장전극 콘택 플러그들의 사잉에는 전기적으로 연결되지 않는 더미 패턴을 형성하여 단차를 감소시켜 다음 포토 공정을 용이하게한다.As described above, the charge storage electrode contact plugs are formed in double, and a dummy pattern that is not electrically connected to the four charge storage electrode contact plugs is formed to reduce the step difference to facilitate the next photo process.
도 4a 내지 도 4g 및 도 5a 내지 도 5g는 본 발명의 다른 실시예를 설명하기 위한 도면들로서, 서로 다른 방향으로 절단한 단면도인데, 서로 연관시켜 설명한다.4A to 4G and 5A to 5G are diagrams for describing another embodiment of the present invention, which are cross-sectional views cut in different directions.
먼저, 앞선 실시예에서의 도 2c 및 도 3c까지의 공정을 진행하여 제1층간절연막(12)에 형성된 제1콘택홀(13A)들을 메우는 비트라인 콘택 플러그(14B) 및 전하저장전극 콘택 플러그(14C)들을 형성하고, 상기 비트라인 콘택 플러그(14B)와 전하저장전극 콘택 플러그(14C)들을 노출시키는 제2콘택홀(13B)들을 제1감광막패턴(도시되지 않음)을 이용하여 형성된 제2층간절연막(15)을 형성한 후, 상기 제2콘택홀(13B)들을 메우는 다결정실리콘층(26)을 전면에 형성하고, 상기 다결정실리콘층(26)상에 비트라인 패턴닝 마스크인 제2감광막패턴(27)을 형성하되, 상기 제2감광막패턴(27)은 전하저장전극 콘택 플러그(14C)들을 섬형상으로 고립시키는 형태로 형성된다. (도 4a 및 도 5a 참조).First, the process of FIGS. 2C and 3C in the foregoing embodiment is performed to fill the bit line contact plug 14B and the charge storage electrode contact plug (filling the first contact holes 13A formed in the first interlayer insulating film 12). Second interlayers formed using a first photoresist pattern (not shown), and forming second contact holes 13B for forming 14C and exposing the bit line contact plug 14B and the charge storage electrode contact plug 14C. After the insulating film 15 is formed, a polysilicon layer 26 filling the second contact holes 13B is formed on the entire surface, and a second photoresist pattern, which is a bit line patterning mask, is formed on the polysilicon layer 26. Wherein (27) is formed, the second photoresist layer pattern 27 is formed to isolate the charge storage electrode contact plugs 14C in an island shape. (See FIGS. 4A and 5A).
그후, 상기 제2감광막패턴(27)에 의해 노출되어있는 다결정실리콘층(26)을 식각하여 비트라인 콘택 플러그(14B)들과 접촉되는 비트라인(26B)과, 전하저장전극 콘택 플러그(14c)들 사이의 제2층간절연막(15) 상에 형성된 더미 패턴이 되는 다결정실리콘층패턴(26D)과, 상기 전하저장전극 콘택 플러그(14C)와 접촉되는 제2의 전하저장전극 콘택 플러그가 되는 다결정실리콘층패턴(26C)를 형성한 후, 상기 제2감광막패턴(27)을 제거한다. (도 4b 및 도 5b 참조).Thereafter, the polysilicon layer 26 exposed by the second photoresist layer pattern 27 is etched to contact the bit line contact plugs 14B, and the charge storage electrode contact plug 14c. Polysilicon layer pattern 26D serving as a dummy pattern formed on the second interlayer insulating film 15 between the two layers, and polysilicon serving as a second charge storage electrode contact plug in contact with the charge storage electrode contact plug 14C. After the layer pattern 26C is formed, the second photoresist pattern 27 is removed. (See FIGS. 4B and 5B).
그다음 상기 구조의 전표면에 질화막(31)을 도포하고, 이를 전면 식각하여 상기 비트라인(26B)과 다결정실리콘층패턴(26D)의 측벽에 스페이서(32)를 형성한다. 이때 상기 스페이서(32)는 후속 전하저장전극 콘택 공정에서 비트라인과의 단락을 방지하기 위한 것이다. (도 4c 및 도 5c와 도 4d 및 도 5d 참조).Then, the nitride film 31 is coated on the entire surface of the structure, and the entire surface is etched to form a spacer 32 on sidewalls of the bit line 26B and the polysilicon layer pattern 26D. In this case, the spacer 32 is to prevent a short circuit with the bit line in a subsequent charge storage electrode contact process. (See FIGS. 4C and 5C and 4D and 5D).
그후, 상기 구조의 전표면에 제3층간절연막(28)을 형성하고, (도 4e 및 도 5e 참조), 상기 제3층간절연막(28)상에 전하저장전극 콘택홀 마스크인 제3감광막패턴(30)을 형성하고, (도 4f 및 도 5f 참조), 이를 마스크로 노출되어있는 제3층간절연막(28)을 식각하여 전하저장전극 콘택홀(18)을 경사진 측벽을 갖도록 형성한다. 이때 식각 깊이가 얕아 식각 공정이 용이하고, 마스크의 정렬이 용이하다. (도 4g 및 도 5g 참조).Thereafter, a third interlayer insulating film 28 is formed on the entire surface of the structure (see FIGS. 4E and 5E), and a third photoresist pattern, which is a charge storage electrode contact hole mask, is formed on the third interlayer insulating film 28. 30) (see FIGS. 4F and 5F), and the third interlayer insulating film 28 exposed by the mask is etched to form the charge storage electrode contact hole 18 with the inclined sidewalls. At this time, since the etching depth is shallow, the etching process is easy and the mask is easily aligned. (See FIGS. 4G and 5G).
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 비트라인 콘택 플러그와 전하저장전극 콘택 플러그를 일차로 형성하고, 비트라인 콘택 형성시에 상기 전하저장전극 콘택 플러그들과 이중 플러그를 형성하였으므로, 전하저장전극 콘택홀 식각 공정시 콘택홀의 깊이가 얕아 식각 공정이 용이하고, 식각마스크 정렬 공정이 간단하며, 콘택홀을 경사지게 식각할 수 있어 전하저장전극의 정전용량이 증가되며, 콘택 저항도 감소되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, the bit line contact plug and the charge storage electrode contact plug are formed first, and the charge storage electrode contact plugs and the double plug are formed when the bit line contact is formed. As the contact hole etching process is shallow, the depth of the contact hole is easy, so the etching process is easy, the etching mask alignment process is simple, and the contact hole can be etched obliquely, thereby increasing the capacitance of the charge storage electrode and the contact resistance. There is an advantage that can be reduced to improve the process yield and the reliability of device operation.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061893A KR100304440B1 (en) | 1998-12-30 | 1998-12-30 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061893A KR100304440B1 (en) | 1998-12-30 | 1998-12-30 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000045335A KR20000045335A (en) | 2000-07-15 |
| KR100304440B1 true KR100304440B1 (en) | 2001-11-02 |
Family
ID=19568590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061893A KR100304440B1 (en) | 1998-12-30 | 1998-12-30 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100304440B1 (en) |
-
1998
- 1998-12-30 KR KR1019980061893A patent/KR100304440B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000045335A (en) | 2000-07-15 |
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