KR100303207B1 - Thin Film Transistor Matrix Substrate with a Testing circuit - Google Patents
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Abstract
본 발명에는 게이트라인 및 데이터라인의 단선을 정확하게 검출할 수 있는 검사회로를 가지는 TFT 매트릭스 기판이 개시되게 된다.In the present invention, a TFT matrix substrate having an inspection circuit capable of accurately detecting disconnection of a gate line and a data line is disclosed.
TFT 매트릭스 기판은 게이트라인들과 데이터라인들이 교차하는 지점에 이들 라인들과 접속되게끔 설치되어진 박막 트랜지스터들과, 게이트라인들 및 데이터라인들 각각에 마련되어진 정전기 방지수단들과, 게이트라인들과 공통적으로 접속되어진 제1 쇼팅바와, 데이터라인들과 공통적으로 접속되어진 제2 쇼팅바와, 제1 쇼팅바에 공급되어질 제1 테스트신호를 유입하기 위한 제1 테스트 패드와, 제2 쇼팅바에 공급되어질 제1 테스트신호를 유입하기 위한 제2 테스트 패드와, 정전기 방지수단들중 상기 게이트라인들에 제공되어진 정전기 방지수단들에 공통적으로 접속되어진 제3 쇼팅바와, 정전기 방지수단들중 데이터라인들에 제공되어진 정전기 방지수단들에 공통적으로 접속되어진 제4 쇼팅바와, 게이트라인들 및 데이터라인들이 단선되었는가의 여부를 검사하는 경우에 상기 제3 및 제4 쇼팅바에 제2 테스트신호가 공급되게하는 제3 테스트 패드를 가진다.The TFT matrix substrate includes thin film transistors provided to be connected to these lines at the intersections of the gate lines and the data lines, antistatic means provided on the gate lines and the data lines, and the gate lines; A first shorting bar commonly connected to the second shorting bar commonly connected to the data lines, a first test pad for introducing a first test signal to be supplied to the first shorting bar, and a first shorting bar to be supplied to the second shorting bar A second test pad for introducing a test signal, a third shorting bar commonly connected to the antistatic means provided on the gate lines of the antistatic means, and the static electricity provided to the data lines of the antistatic means Whether the fourth shorting bar, gate lines and data lines, which are commonly connected to the prevention means, are disconnected For monitoring a has a third test pad to cause the second test signal is supplied to the third and fourth shorting bar.
Description
본 발명은 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT"라 함)들이 매트릭스 형태로 형성되어진 TFT 매트릭스 기판에 관한 것으로, 특히 TFT 매트릭스를 테스트하기 위한 테스팅 회로를 가지는 TFT 매트릭스 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a TFT matrix substrate in which thin film transistors (hereinafter referred to as "TFTs") are formed in a matrix form, and more particularly to a TFT matrix substrate having a testing circuit for testing a TFT matrix.
일반적으로, TFT 매트릭스 기판에는 TFT들이 장방형을 이루는 형태로 형성됨과 아울러 데이타라인들과 게이트라인들이 형성되게 된다. 데이타라인들 각각은 TFT들의 드레인전극들 또는 소오스전극들을 접속시키고 게이트라인은 TFT들의 게이트들을 서로 접속시킨다. 이렇게 게이트라인과 데이터라인 사이에 접속되어진 TFT들 각각은 게이트라인으로부터의 스캐닝신호에 응답하여 액정셀과 같은 화소셀(도시하지 않음)에 공급되어질 데이터신호를 절환하게 된다. 이와 같이 TFT들에 스캐닝신호를 공급하기 위한 게이트라인들과 TFT들에 데이터신호를 공급하기 위한 데이터라인들은 TFT 매트릭스 기판의 제조공차 및 작업에러로 인하여 단선될 수 있다. 게이트라인이 단선되는 경우 일부의 TFT가 구동되지 않게 되고, 또한 데이타라인이 단선되는 경우에는 일부의 TFT에 데이타신호가 공급되지 않게 된다. 이러한 게이트라인 및 데이터 라인이 단선되어 있는가의 여부를 검사하기 위하여, TFT 매트릭스 기판에는 테스팅 회로가 추가로 설치되게 된다.In general, TFTs are formed in a rectangular shape and data lines and gate lines are formed in a TFT matrix substrate. Each of the data lines connects drain electrodes or source electrodes of the TFTs, and a gate line connects the gates of the TFTs with each other. Each of the TFTs connected between the gate line and the data line switches the data signal to be supplied to a pixel cell (not shown) such as a liquid crystal cell in response to a scanning signal from the gate line. As such, the gate lines for supplying the scanning signals to the TFTs and the data lines for supplying the data signal to the TFTs may be disconnected due to manufacturing tolerances and work errors of the TFT matrix substrate. Some TFTs are not driven when the gate lines are disconnected, and data signals are not supplied to some TFTs when the data lines are disconnected. In order to check whether these gate lines and data lines are disconnected, a testing circuit is further provided on the TFT matrix substrate.
실제로, 테스팅 회로를 가지는 TFT 매트릭스 기판은 도1 에서와 같이 게이트라인(10)과 데이타라인(12)이 교차하는 교차지점들 각각에 배열되어진 TFT들(14)을 구비한다. 게이트라인들(10)중 기수번째 게이트라인들(10)은 제1 테스트라인(16A)에 공통적으로 접속되고 나머지 우수번째 게이트라인들(10)은 제2 테스트라인(16B)에 공통적으로 접속되게 된다. 데이터라인들(10)중 기수번째 데이터라인들(12)은 제3 테스트라인(16C)에 공통적으로 접속되고 나머지 우수번째 데이터라인들은 제4 테스트 라인(16D)에 공통적으로 접속되게 된다. 제1 및 제2 테스트라인들 (16A,16B) 각각의 양단에는 게이트 테스트 신호를 입력하기 위한 게이트 테스트 패드들(18A)이 형성되게 된다. 제1 및 제2 테스트 라인들(16A,16B)은 게이트라인들 (10)의 단선 여부를 검사하고자 하는 경우에 게이트 테스트 패드들(18A)로부터의 게이트 테스트 신호를 게이트라인들(10)에 공급하게 된다. 비슷하게, 제3 및 제4 테스트라인들(16C, 16D) 각각의 양단에도 데이터 테스트 신호를 입력하기 위한 데이터 테스트 패드들(18B)이 형성되게 된다. 제3 및 제4 테스트 라인들(16C,16D)은 데이터라인들(12)의 단선 여부를 검사하고자 하는 경우에 데이터 테스트 패드들 (18B)로부터의 데이터 테스트 신호를 데이터라인들(12)에 공급하게 된다. 또한, TFT 매트릭스 기판에는 게이트라인들(10) 및 데이터라인들(12)에 각각 접속되어진 정전기 방지회로 또는 정전기 방지패턴들(20)을 추가로 구비한다. 게이트라인들 (10)에 접속되어진 정전기 방지패턴들(20)은 제1 및 제2 테스트 라인(16A,16B)의 반대편에 위치함과 아울러 저전위 게이트 라인(22)에 공통적으로 접속되게 된다. 데이터라인들(12)에 접속되어진 정전기 방지패턴들(20)은 제3 및 제4 테스트라인들 (16C,16D)의 반대편에 위치함과 아울러 공통전압라인(24)에 공통적으로 접속되게 된다. 이러한 정전기 방지패턴들(20)은 게이트라인 또는 데이터라인 쪽으로 전달되어질 정전기를 차단함으로써 TFT들(14)을 정전기로부터 보호하게 된다.In practice, a TFT matrix substrate having a testing circuit has TFTs 14 arranged at each of the intersections where the gate line 10 and the data line 12 cross as shown in FIG. The odd-numbered gate lines 10 of the gate lines 10 are commonly connected to the first test line 16A, and the remaining even-numbered gate lines 10 are commonly connected to the second test line 16B. do. The odd-numbered data lines 12 of the data lines 10 are commonly connected to the third test line 16C, and the remaining even-numbered data lines are commonly connected to the fourth test line 16D. Gate test pads 18A for inputting a gate test signal are formed at both ends of each of the first and second test lines 16A and 16B. The first and second test lines 16A and 16B supply gate test signals from the gate test pads 18A to the gate lines 10 when the gate lines 10 are to be disconnected. Done. Similarly, data test pads 18B for inputting a data test signal are formed at both ends of each of the third and fourth test lines 16C and 16D. The third and fourth test lines 16C and 16D supply the data test signals from the data test pads 18B to the data lines 12 when it is desired to check whether the data lines 12 are disconnected. Done. In addition, the TFT matrix substrate further includes an antistatic circuit or antistatic patterns 20 connected to the gate lines 10 and the data lines 12, respectively. The antistatic patterns 20 connected to the gate lines 10 may be positioned opposite to the first and second test lines 16A and 16B and may be commonly connected to the low potential gate line 22. The antistatic patterns 20 connected to the data lines 12 are positioned opposite to the third and fourth test lines 16C and 16D and are commonly connected to the common voltage line 24. The antistatic patterns 20 protect the TFTs 14 from static electricity by blocking static electricity to be transferred toward the gate line or the data line.
이와 같은 TFT 매트릭스 기판에서는 정전기 방지회로 또는 정전기 방지패턴으로 인하여 전류가 누설되므로 게이트라인(10) 및 데이터라인(12)의 단선이 검출되지 않는 경우가 발생되게 된다. 이를 상세히 하면, 단선되어진 게이트라인(10) 또는 데이터라인(12)에 접속된 정전기 방지패턴(20)은 기판의 검사시에 저전위 게이트 전압라인(22) 또는 공통전압라인(24)에 테스트신호 전압이 충전되게 한다.이렇게 저전위 게이트 전압라인(22) 또는 공통전압라인(24)에 충전되어진 전압이 단선되어진 게이트라인(10) 또는 데이터라인(22)에 공급되게 된다. 이 결과, 단선된 게이트라인(10) 또는 데이터라인(24)이 정상적으로 구동될 수 있게 된다. 이로 인하여, 단선되어진 게이트라인(10) 및 데이터라인(12)이 검출되지 않게 된다.In such a TFT matrix substrate, since current leaks due to an antistatic circuit or an antistatic pattern, disconnection of the gate line 10 and the data line 12 may not be detected. In detail, the antistatic pattern 20 connected to the disconnected gate line 10 or the data line 12 is connected to the low potential gate voltage line 22 or the common voltage line 24 at the time of inspecting the substrate. The voltage is charged. The voltage charged in the low potential gate voltage line 22 or the common voltage line 24 is supplied to the disconnected gate line 10 or the data line 22. As a result, the disconnected gate line 10 or the data line 24 can be normally driven. As a result, the disconnected gate line 10 and the data line 12 are not detected.
따라서, 본 발명의 목적은 게이트라인 및 데이터라인의 단선이 정확하게 검출되게 할 수 있는 검사회로를 가지는 TFT 매트릭스 기판을 제공함에 있다.It is therefore an object of the present invention to provide a TFT matrix substrate having an inspection circuit capable of accurately detecting disconnection of gate lines and data lines.
본 발명의 다른 목적은 게이트라인 및 데이터라인의 단선을 정확하게 검출할 수 있는 TFT 매트릭스 기판의 검사방법을 제공함에 있다.Another object of the present invention is to provide a method for inspecting a TFT matrix substrate which can accurately detect disconnection of gate lines and data lines.
도 1 은 검사회로를 가지는 종래의 TFT 매트릭스 기판을 개략적으로 도시하는 도면.1 schematically shows a conventional TFT matrix substrate having an inspection circuit;
도 2 는 검사회로를 가지는 본 발명의 실시 예에 따른 TFT 매트릭스 기판을 개략적으로 도시하는 도면.2 schematically illustrates a TFT matrix substrate according to an embodiment of the present invention having an inspection circuit;
도 3a 는 종래 TFT 매트릭스 기판을 테스트한 결과를 나타내는 도면.3A is a diagram showing a result of testing a conventional TFT matrix substrate.
도 3b 는 본 발명에 따른 TFT 매트릭스 기판을 테스트한 결과를 나타내는 도면.3B is a view showing a result of testing a TFT matrix substrate according to the present invention;
도 4 는 검사회로를 가지는 본 발명의 다른 실시 예에 따른 TFT 매트릭스 기판을 개략적으로 도시하는 도면.4 schematically illustrates a TFT matrix substrate according to another embodiment of the present invention having an inspection circuit;
상기 목적을 달성하기 위하여, 본 발명에 따른 검사회로를 가지는 TFT 매트릭스 기판은 게이트라인들과 데이터라인들이 교차하는 지점에 이들 라인들과 접속되게끔 설치되어진 박막 트랜지스터들과, 게이트라인들 및 데이터라인들 각각에 마련되어진 정전기 방지수단들과, 게이트라인들과 공통적으로 접속되어진 제1 쇼팅바와, 데이터라인들과 공통적으로 접속되어진 제2 쇼팅바와, 제1 쇼팅바에 공급되어질 제1 테스트신호를 유입하기 위한 제1 테스트 패드와, 제2 쇼팅바에 공급되어질 제1 테스트신호를 유입하기 위한 제2 테스트 패드와, 정전기 방지수단들중 상기 게이트라인들에 제공되어진 정전기 방지수단들에 공통적으로 접속되어진 제3 쇼팅바와, 정전기 방지수단들중 데이터라인들에 제공되어진 정전기 방지수단들에 공통적으로 접속되어진 제4 쇼팅바와, 게이트라인들 및 데이터라인들이 단선되었는가의여부를 검사하는 경우에 상기 제3 및 제4 쇼팅바에 전압이 충전되지 않게끔 하는 충전방지수단을 구비한다.In order to achieve the above object, a TFT matrix substrate having an inspection circuit according to the present invention includes thin film transistors, gate lines and data lines provided to be connected to these lines at intersections of gate lines and data lines. The antistatic means provided in each of the two first shorting bars commonly connected to the gate lines, the second shorting bars commonly connected to the data lines, and a first test signal to be supplied to the first shorting bars. A third test pad connected to the first test pad for supplying the first test signal to be supplied to the second shorting bar, and a third test pad commonly connected to the antistatic means provided on the gate lines. Commonly connected to the shorting bar and the antistatic means provided on the data lines of the antistatic means. 4 includes a shorting bar, gate lines, and charge blocking means to the data lines are no voltage is filled off in monitoring whether or not been broken bar and the third and fourth shorting.
본 발명에 따른 박막 트랜지스터 매트릭스 검사방법은 게이트라인들과 공통적으로 접속되어진 제1 쇼팅바 및 데이터라인들과 공통적으로 접속되어진 제2 쇼팅바에 제1 테스트신호를 공급하는 단계와, 게이트라인들 및 데이터라인들 각각에 접속되어진 제3 쇼팅바에 제2 테스트신호를 제공하는 단계를 포함한다.The thin film transistor matrix inspection method according to the present invention includes supplying a first test signal to a first shorting bar commonly connected to gate lines and a second shorting bar commonly connected to data lines, and the gate lines and data. Providing a second test signal to a third shorting bar connected to each of the lines.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.
도2를 참조하면, 본 발명의 실시 예에 따른 검사회로를 가지는 TFT 매트릭스 기판은 게이트라인(30)과 데이타라인(32)이 교차하는 교차지점들 각각에 배열되어진 TFT들(34)을 구비한다. 게이트라인들(30)중 기수번째 게이트라인들(30)은 제1 테스트라인(36A)에 공통적으로 접속되고 나머지 우수번째 게이트라인들(30)은 제2 테스트라인(36B)에 공통적으로 접속되게 된다. 데이터라인들(32)중 기수번째 데이터라인들(32)은 제3 테스트라인(36C)에 공통적으로 접속되고 나머지 우수번째 데이터라인들(32)은 제4 테스트 라인(36D)에 공통적으로 접속되게 된다. 제1 및 제2 테스트라인들(36A,36B) 각각의 양단에는 게이트 테스트 신호를 입력하기 위한 게이트 테스트 패드들(38A)이 형성되게 된다. 제1 및 제2 테스트 라인들(36A,36B)은 게이트라인들(30)의 단선 여부를 검사하고자 하는 경우에 게이트 테스트 패드들 (38A)로부터의 게이트 테스트 신호를 게이트라인들(30)에 공급하게 된다. 비슷하게, 제3 및 제4 테스트라인들(36C, 36D) 각각의 양단에도 데이터 테스트 신호를 입력하기 위한 데이터 테스트 패드들(38B)이 형성되게 된다. 제3 및 제4 테스트 라인들(36C,36D)은 데이터라인들(32)의 단선 여부를 검사하고자 하는 경우에 데이터 테스트 패드들(38B)로부터의 데이터 테스트 신호를 데이터라인들(32)에 공급하게 된다. 또한, TFT 매트릭스 기판에는 게이트라인들(30) 및 데이터라인들(32)에 각각 접속되어진 정전기 방지패턴들(또는, 정전기 방지회로)(40)을 추가로 구비한다. 이와 같은 정전기 방지패턴들(40)은 적어도 하나 이상의 TFT로 구성된다. 게이트 라인들(30)에 접속되어진 정전기 방지패턴들(40)은 제1 및 제2 테스트 라인 (36A,36B)의 반대편에 위치함과 아울러 저전위 게이트 전압라인(42)에 공통적으로 접속되게 된다. 데이터라인들(32)에 접속되어진 정전기 방지패턴들(40)은 제3 및 제4 테스트라인들(36C,36D)의 반대편에 위치함과 아울러 공통전압라인(44)에 공통적으로 접속되게 된다. 이러한 정전기 방지패턴들(40)은 외부로부터 입력되어 게이트라인 또는 데이터라인 쪽으로 전달되어질 정전기를 차단함으로써 TFT들(34)을 정전기로부터 보호하게 된다. 저전위 게이트 전압라인(42)의 양단에는 제3 테스트 패드들(38C)이 형성되게 된다. 이 제3 테스트 패드들(38C)은 저전위 게이트 전압 라인(42)를 기저전압원(도시하지 않음)에 접속시킴으로써 저전위 게이트 전압라인 (42)에 테스트신호 전압이 충전되게 않게 한다. 다시 말하여, 제 3 테스트 패드들 (38C)은 게이트라인들(30)에 공급되는 테스트신호가 저전위 게이트 전압라인(42)에 충전(Charging)되고, 충전된 전류가 다시 게이트라인들(30)에 공급되지 않도록 저전위 게이트 전압라인(42)에 충전된 전류를 기저전위로 공급한다. 이 결과, 게이트라인(30)의 단선이 정확하게 검출되게 된다. 공통전압라인(44)의 양단에도 제4테스트 패드들(38D)이 형성되게 된다. 제4 테스트 패드들(38D)은 공통전압라인 (44)을 기저전압원(도시하지 않음)에 접속시킴으로써 공통전압라인(44)에 테스트신호 전압이 충전되게 않게 한다. 다시 말하여, 제4 테스트 패드들(38D)은 데이터라인들(32)에 공급되는 테스트신호가 공통전압라인(44)에 충전(Charging)되고, 충전된 전류가 다시 데이터라인들(32)에 공급되지 않도록 공통전압라인(44)에 충전된 전류를 기저전위로 공급한다. 이 결과, 데이터라인(32)의 단선이 정확하게 검출되게 된다.Referring to FIG. 2, a TFT matrix substrate having an inspection circuit according to an embodiment of the present invention includes TFTs 34 arranged at respective intersections where the gate line 30 and the data line 32 cross each other. . The odd-numbered gate lines 30 of the gate lines 30 are commonly connected to the first test line 36A, and the remaining even-numbered gate lines 30 are commonly connected to the second test line 36B. do. The odd-numbered data lines 32 of the data lines 32 are commonly connected to the third test line 36C, and the remaining even-numbered data lines 32 are commonly connected to the fourth test line 36D. do. Gate test pads 38A for inputting a gate test signal are formed at both ends of each of the first and second test lines 36A and 36B. The first and second test lines 36A and 36B supply gate test signals from the gate test pads 38A to the gate lines 30 when the gate lines 30 are to be disconnected. Done. Similarly, data test pads 38B for inputting a data test signal are formed at both ends of each of the third and fourth test lines 36C and 36D. The third and fourth test lines 36C and 36D supply the data test signals from the data test pads 38B to the data lines 32 when it is desired to check whether the data lines 32 are disconnected. Done. In addition, the TFT matrix substrate further includes antistatic patterns (or an antistatic circuit) 40 connected to the gate lines 30 and the data lines 32, respectively. Such antistatic patterns 40 are composed of at least one TFT. The antistatic patterns 40 connected to the gate lines 30 are located opposite to the first and second test lines 36A and 36B and are commonly connected to the low potential gate voltage line 42. . The antistatic patterns 40 connected to the data lines 32 are positioned opposite to the third and fourth test lines 36C and 36D and are commonly connected to the common voltage line 44. The antistatic patterns 40 protect the TFTs 34 from static electricity by blocking static electricity that is input from the outside and transferred to the gate line or the data line. Third test pads 38C are formed at both ends of the low potential gate voltage line 42. These third test pads 38C connect the low potential gate voltage line 42 to a ground voltage source (not shown) such that the test signal voltage is not charged to the low potential gate voltage line 42. In other words, the third test pads 38C are charged with the test signal supplied to the gate lines 30 to the low potential gate voltage line 42, and the charged current is again provided to the gate lines 30. ) Is supplied to the low potential gate voltage line 42 at the base potential. As a result, disconnection of the gate line 30 can be detected correctly. Four test pads 38D are formed at both ends of the common voltage line 44. The fourth test pads 38D connect the common voltage line 44 to a ground voltage source (not shown) so that the test signal voltage is not charged to the common voltage line 44. In other words, in the fourth test pads 38D, the test signal supplied to the data lines 32 is charged to the common voltage line 44, and the charged current is again supplied to the data lines 32. The current charged in the common voltage line 44 is supplied to the base potential so as not to be supplied. As a result, disconnection of the data line 32 can be detected correctly.
도2 에 도시된 TFT 매트릭스 기판 상의 데이터라인들(32)은 다음과 같이 검사 되게 된다. 첫 번째로, "20 V" 정도의 제1 고전위전압이 제1 테스트 패드(38A)를 경유하여 제1 및 제2 테스트라인(36A,36B)에 공급됨과 아울러 "10 V" 정도의 제 2 고전위전압이 제2 테스트 패드(38B)를 경유하여 제3 및 제4 테스트라인(36C,36D)에 인가된다. 나아가, 저전위 게이트 전압라인(42) 및 공통전압라인(44)가 제3 테스트 패드(38C) 및 제4 테스트 패드(38D)를 각각 경유하여 기저전압원에 접속되게 한다. 이 때, 게이트라인(30)과 데이터라인(32)가 교차하는 지점에 위치하는 화소들, 즉 TFT들(34)이 구동되게 된다. 또한, 화소들, 즉 TFT들(34) 각각의 전압레벨 또는 전계의 세기가 완성된 TFT 기판 검사기 (도시하지 않음)에 의해 검출되게 되고, 그 검출된 결과가 도3a 및 도3b와 같은 그래픽 화상로 제공되게 된다. 도3a 는 종래의 TFT 매트릭스 기판의 검사 결과를 나타내는 반면에 도3b 는 도2 에 도시된 TFT 매트릭스 기판의 검사결과를 나타낸다. 도3a 에서는 오픈 되어진 데이터라인가 정상적으로 동작하는 것으로 나타난다. 반면, 도3b 에서는 오픈 되어진 데이터라인들이 실선으로 형태로 나타나게 됨으로써 데이터라인의 단선이 정확하게 검출되게 된다.The data lines 32 on the TFT matrix substrate shown in Fig. 2 are examined as follows. First, a first high potential voltage of about 20 V is supplied to the first and second test lines 36A and 36B via the first test pad 38A and a second of about 10 V. The high potential voltage is applied to the third and fourth test lines 36C and 36D via the second test pad 38B. Further, the low potential gate voltage line 42 and the common voltage line 44 are connected to the base voltage source via the third test pad 38C and the fourth test pad 38D, respectively. At this time, pixels positioned at a point where the gate line 30 and the data line 32 intersect, that is, the TFTs 34 are driven. In addition, the voltage level of each pixel, that is, the TFTs 34 or the intensity of the electric field is detected by a completed TFT substrate inspector (not shown), and the detected result is a graphic image as shown in FIGS. 3A and 3B. To be provided. FIG. 3A shows the inspection result of the conventional TFT matrix substrate, while FIG. 3B shows the inspection result of the TFT matrix substrate shown in FIG. In FIG. 3A, the opened data line is shown to operate normally. On the other hand, in FIG. 3B, the opened data lines appear as solid lines so that disconnection of the data lines is accurately detected.
다른 방법으로, TFT 매트릭스 기판 상의 TFT들이 분할 검사될 수도 있다. 이를 상세히 하면, TFT 매트릭스 기판 상의 게이트라인(30)과 데이터라인(32)을 나눔에 의해서 게이트 라인간 그리고 데이터라인간의 단락이 검출될 수 있다. 실제로, 이 분할 검사방법은 제1 및 제2 고전위전압들이 제1 및 제3 테스트라인 (36A,36C), 제1 및 제4 테스트라인(36A,36D), 제2 및 제3 테스트라인(36B,36C), 그리고 제2 및 제4 테스트라인(36B,36D)에 순차적으로 공급됨으로써 달성되게 된다.Alternatively, the TFTs on the TFT matrix substrate may be dividedly inspected. In detail, a short circuit between the gate lines and the data lines can be detected by dividing the gate line 30 and the data line 32 on the TFT matrix substrate. In practice, this segmentation test method includes a method in which the first and second high potential voltages are the first and third test lines 36A and 36C, the first and fourth test lines 36A and 36D, and the second and third test lines ( 36B and 36C, and the second and fourth test lines 36B and 36D are sequentially provided.
도4 은 본 발명의 다른 실시 예에 따른 검사회로를 가지는 TFT 매트릭스 기판을 도시한다. 도4 의 TFT 매트릭스 기판은 게이트라인(30)과 데이타라인(32)이 교차하는 교차지점들 각각에 배열되어진 TFT들(34)을 구비한다. 게이트라인들(30)중 기수번째 게이트라인들(30)은 제1 테스트라인(36A)에 공통적으로 접속되고 나머지 우수번째 게이트라인들(30)은 제2 테스트라인(36B)에 공통적으로 접속되게 된다. 데이터라인들(32)중 적색용 데이터라인들(32R)은 제3 테스트라인(36C)에 공통적으로 접속되고, 녹색용 데이터라인들(32G)은 제4 테스트 라인(36D)에 공통적으로 접속되고, 그리고 청색용 데이터라인들(32B)은 제5 테스트라인(36E)에 공통적으로 접속되게 된다. 제1 및 제2 테스트라인들(36A,36B) 각각의 양단에는 게이트 테스트 신호를 입력하기 위한 제1 테스트패드들(38A)이 형성되게 된다. 제1 및 제2 테스트 라인들(36A,36B)은 게이트라인들(30)의 단선 여부를 검사하고자 하는 경우에 제1 테스트패드들(38A)로부터의 게이트 테스트 신호를 게이트라인들(30)에 공급하게 된다. 비슷하게, 제3 내지 제5 테스트라인들(36C 내지 36E) 각각의 양단에도 데이터 테스트 신호를 입력하기 위한 제2 테스트 패드들(38B)이 형성되게 된다. 제3 내지 제5 테스트 라인들(36C 내지 36E)은 데이터라인들(32)의 단선 여부를 검사하고자 하는 경우에 제2 테스트 패드들(38B)로부터의 데이터 테스트 신호를 데이터라인들(32)에 공급하게 된다. 또한, TFT 매트릭스 기판에는 게이트라인들(30) 및 데이터라인들(32)에 각각 접속되어진 정전기 방지패턴들(또는, 정전기 방지회로)(40)을 추가로 구비한다. 게이트라인들(30)에 접속되어진 정전기 방지패턴들 (40)은 제1 및 제2 테스트 라인(36A,36B)의 반대편에 위치함과 아울러 저전위 게이트 전압라인(42)에 공통적으로 접속되게 된다. 데이터라인들(32)에 접속되어진 정전기 방지패턴들(40)은 제3 및 제4 테스트라인들(36C,36D)의 반대편에 위치함과 아울러 공통전압라인(44)에 공통적으로 접속되게 된다. 이러한 정전기 방지패턴들 (40)은 게이트라인 또는 데이터라인 쪽으로 전달되어질 정전기를 차단함으로써 TFT들(14)을 정전기로부터 보호하게 된다. 저전위 게이트 전압라인(42)의 양단에는 제3 테스트 패드들(38C)이 형성되게 된다. 이 제3 테스트 패드들(38)은 저전위 게이트 전압라인(42)를 기저전압원(도시하지 않음)에 접속시킴으로써 저전위 게이트 전압라인(42)에 테스트신호 전압이 충전되게 않게 한다. 이 결과, 게이트라인(30)의 단선이 정확하게 검출되게 된다. 공통전압라인(44)의 양단에도 제4 테스트 패드들(38D)이 형성되게 된다. 제4 테스트 패드들(38D)은 공통전압라인(44)을 기저전압원(도시하지 않음)에 접속시킴으로써 공통전압라인(44)에 테스트신호 전압이 충전되게 않게 한다. 이 결과, 데이터라인(32)의 단선이 정확하게 검출되게 된다.4 illustrates a TFT matrix substrate having an inspection circuit according to another embodiment of the present invention. The TFT matrix substrate of FIG. 4 has TFTs 34 arranged at each of the intersection points at which the gate line 30 and the data line 32 intersect. The odd-numbered gate lines 30 of the gate lines 30 are commonly connected to the first test line 36A, and the remaining even-numbered gate lines 30 are commonly connected to the second test line 36B. do. The red data lines 32R of the data lines 32 are commonly connected to the third test line 36C, and the green data lines 32G are commonly connected to the fourth test line 36D. The blue data lines 32B are commonly connected to the fifth test line 36E. First test pads 38A for inputting a gate test signal are formed at both ends of each of the first and second test lines 36A and 36B. When the first and second test lines 36A and 36B are to check whether the gate lines 30 are disconnected, the gate test signals from the first test pads 38A may be applied to the gate lines 30. Will be supplied. Similarly, second test pads 38B for inputting a data test signal are formed at both ends of each of the third to fifth test lines 36C to 36E. The third to fifth test lines 36C to 36E may transmit a data test signal from the second test pads 38B to the data lines 32 when it is desired to check whether the data lines 32 are disconnected. Will be supplied. In addition, the TFT matrix substrate further includes antistatic patterns (or an antistatic circuit) 40 connected to the gate lines 30 and the data lines 32, respectively. The antistatic patterns 40 connected to the gate lines 30 are located opposite to the first and second test lines 36A and 36B and are commonly connected to the low potential gate voltage line 42. . The antistatic patterns 40 connected to the data lines 32 are positioned opposite to the third and fourth test lines 36C and 36D and are commonly connected to the common voltage line 44. These antistatic patterns 40 protect the TFTs 14 from static electricity by blocking static electricity to be transferred toward the gate line or data line. Third test pads 38C are formed at both ends of the low potential gate voltage line 42. The third test pads 38 connect the low potential gate voltage line 42 to a ground voltage source (not shown) to prevent the low potential gate voltage line 42 from being charged with the test signal voltage. As a result, disconnection of the gate line 30 can be detected correctly. Four test pads 38D are formed at both ends of the common voltage line 44. The fourth test pads 38D connect the common voltage line 44 to a ground voltage source (not shown) so that the test signal voltage is not charged to the common voltage line 44. As a result, disconnection of the data line 32 can be detected correctly.
도4 에 도시된 TFT 매트릭스 기판 상의 데이터라인들(32)은 다음과 같이 검사 되게 된다. 첫 번째로, "20 V" 정도의 제1 고전위전압이 제1 테스트 패드(38A)를 경유하여 제1 및 제2 테스트라인(36A,36B)에 공급됨과 아울러 "10 V" 정도의 제 2 고전위전압이 제2 테스트 패드(38B)를 경유하여 제3 내지 제5 테스트라인 (36C,36D,36E)에 인가된다. 나아가, 저전위 게이트 전압라인(42) 및 공통전압라인 (44)이 제3 테스트 패드(38C) 및 제4 테스트 패드(38D)를 각각 경유하여 기저전압원에 접속되게 한다. 이 때, 게이트라인(30)과 데이터라인(32)가 교차하는 지점에 위치하는 화소들, 즉 TFT들(34)이 구동되게 된다. 또한, 화소들, 즉 TFT들(34) 각각의 전압레벨 또는 전계의 세기가 완성된 TFT 기판 검사기 (도시하지 않음)에 의해 검출되게 되고, 그 검출된 결과가 도3a 및 도3b와 같은 그래픽 화상로 제공되게 된다. 도3a 는 종래의 TFT 매트릭스 기판의 검사 결과를 나타내는 반면에 도3b 는 도2 에 도시된 TFT 매트릭스 기판의 검사결과를 나타낸다. 도3a 에서는 오픈 되어진 데이터라인가 정상적으로 동작하는 것으로 나타난다. 반면, 도3b 에서는 오픈 되어진 데이터라인들이 실선으로 형태로 나타나게 됨으로써 데이터라인의 단선이 정확하게 검출되게 된다.The data lines 32 on the TFT matrix substrate shown in Fig. 4 are examined as follows. First, a first high potential voltage of about 20 V is supplied to the first and second test lines 36A and 36B via the first test pad 38A and a second of about 10 V. The high potential voltage is applied to the third to fifth test lines 36C, 36D, and 36E via the second test pad 38B. Further, the low potential gate voltage line 42 and the common voltage line 44 are connected to the base voltage source via the third test pad 38C and the fourth test pad 38D, respectively. At this time, pixels positioned at a point where the gate line 30 and the data line 32 intersect, that is, the TFTs 34 are driven. In addition, the voltage level of each pixel, that is, the TFTs 34 or the intensity of the electric field is detected by a completed TFT substrate inspector (not shown), and the detected result is a graphic image as shown in FIGS. To be provided. FIG. 3A shows the inspection result of the conventional TFT matrix substrate, while FIG. 3B shows the inspection result of the TFT matrix substrate shown in FIG. In FIG. 3A, the opened data line is shown to operate normally. On the other hand, in FIG. 3B, the opened data lines appear as solid lines so that disconnection of the data lines is accurately detected.
다른 방법으로, 도4의 TFT 매트릭스 기판 상의 TFT들이 분할 검사될 수도 있다. 이를 상세히 하면, TFT 매트릭스 기판 상의 게이트라인(30)과 데이터라인(32)을 나눔에 의해서 게이트 라인간 그리고 데이터라인간의 단락이 검출될 수 있다. 실제로, 이 분할 검사방법은 제1 및 제2 고전위전압들이 제1 및 제3 테스트라인 (36A,36C), 제1 및 제4 테스트라인(36A,36D), 제1 및 제5 테스트라인(36A,36E), 제2 및 제3 테스트라인(36B,36C), 제2 및 제4 테스트라인(36B,36D), 그리고 제2 및 제5 테스트라인(36B,36E)에 순차적으로 공급됨으로써 달성되게 된다.Alternatively, the TFTs on the TFT matrix substrate of FIG. 4 may be dividedly inspected. In detail, a short circuit between the gate lines and the data lines can be detected by dividing the gate line 30 and the data line 32 on the TFT matrix substrate. In practice, this divisional inspection method includes the first and second high potential voltages of the first and third test lines 36A and 36C, the first and fourth test lines 36A and 36D, and the first and fifth test lines ( Achieved by sequentially supplying to 36A, 36E, second and third test lines 36B, 36C, second and fourth test lines 36B, 36D, and second and fifth test lines 36B, 36E. Will be.
상술한 바와 같이, 본 발명에 따른 검사회로를 가지는 TFT 매트릭스 기판에서는 제3 및 제4 테스트 패드들에 의해 저전위 게이트 전압라인 및 공통전압라인에 기저전압이 공급됨으로써 테스트신호 전압이 누설되지 않게 된다. 이에 따라, 단선되어진 게이트라인 및 데이터라인이 테스트시에 구동되지 않게 된다. 이 결과, 단선되어진 게이트라인 및 데이터라인이 정확하게 검출되게 된다.As described above, in the TFT matrix substrate having the inspection circuit according to the present invention, the base voltage is supplied to the low potential gate voltage line and the common voltage line by the third and fourth test pads so that the test signal voltage does not leak. . Accordingly, the disconnected gate line and data line are not driven during the test. As a result, the disconnected gate line and data line can be detected accurately.
이상 설명한 내용을 통해 당업자 라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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