KR100300496B1 - 칩 사이즈 스택 패키지 - Google Patents

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Abstract

본 발명은 칩 사이즈 스택 패키지를 개시한다. 개시된 본 발명은, 상부 반도체 칩은 본딩 패드가 상부를 향하도록 배치되고, 하부 반도체 칩은 그의 본딩 패드가 하부를 향하도록 배치되어, 각 반도체 칩의 후면이 접착된다. 하부 반도체 칩의 본딩 패드 형성면에 패턴 필름이 전기적 접속 매개체에 의해 접착된다. 패턴 필름은 절연층에 금속 패턴이 배열된 구조로서, 금속 패턴은 절연층으로부터 국부적으로 상하로 노출된다. 절연층에서 상부로 노출된 금속 패턴이 전기적 접속 매개체에 의해 하부 반도체 칩의 본딩 패드에 연결된다. 상부 반도체 칩의 본딩 패드가 금속 와이어로 하부 반도체 칩에서 노출된 금속 패턴에 전기적으로 연결된다. 전체 결과물 상부가 봉지제로 몰딩되고, 솔더 볼이 금속 패턴이 하부로 노출된 볼 랜드에 마운트된다.

Description

칩 사이즈 스택 패키지{chip size stack package}
본 발명은 칩 사이즈 스택 패키지에 관한 것으로서, 보다 구체적으로는 적어도 2개 이상의 반도체 칩을 스택킹하여 칩 크기 정도의 하나의 패키지로 구성한 스택 패키지에 관한 것이다.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.
메모리 칩의 용량 증대, 다시 말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 칩을 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.
상기와 같은 스택킹에 의한 패키지의 전형적인 한 예를 개략적으로 설명하면 다음과 같다.
본딩 패드가 상부면에 배치된 반도체 칩에 리드 프레임의 인너 리드가 접착제로 부착되고, 이 인너 리드는 본딩 패드에 금속 와이어로 연결되어 있다. 전체가 봉지제로 몰딩되고, 리드 프레임의 아우터 리드가 봉지제의 양측으로 돌출되어 있다.
이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드가 하부 패키지의 리드 프레임 중간에 접합되어서, 전기적 연결이 되어 있다.
그러나, 상기와 같은 일반적인 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.
이러한 단점을 해소하기 위해 제시된 종래의 스택 패키지는 다음과 같다. 상하부 반도체 칩이 소정 간격을 두고 배치되고, 상부 반도체 칩의 밑면에 상부 리드 프레임의 인너 리드가 부착되어, 금속 와이어에 의해 본딩 패드에 연결되어 있다. 또한, 하부 반도체 칩의 상부면에 하부 리드 프레임의 인너 리드가 부착되어, 금속 와이어에 의해 패드에 연결되어 있다. 즉, 상부 반도체 칩의 본딩 패드는 하부면에, 하부 반도체 칩의 본딩 패드는 상부면에 배치되어, 각 반도체 칩은 대칭을 이루게 된다.
상부 리드 프레임의 아우터 리드는 하부 리드 프레임의 중간에 접착되어 있고, 하부 리드 프레임의 아우터 리드가 봉지제에서 노출되어 있다.
그러나, 상기된 종래의 스택 패키지는 봉지제가 스택된 반도체 칩들의 상하부 전체를 둘러싸는 구조로 이루어지기 때문에, 반도체 칩 크기에 대해 패키지의 크기가 너무 크다는 문제점이 있다.
그래서, 최근에는 반도체 칩의 크기가 패키지 크기의 80% 정도 또는 그 이상이 되는 칩 사이즈 패키지가 개발되었고, 따라서 스택 패키지도 칩 사이즈 형태로 구현되고 있는 추세이다.
도 1에 종래의 칩 사이즈 스택 패키지가 도시되어 있다. 도시된 바와 같이, 본딩 패드가 상부를 향하는 상하부 반도체 칩(1,2)이 접착제(3)로 접착되어 있다. 패턴 필름(4)이 하부 반도체 칩(2)의 밑면에 접착제(5)로 접착되어 있다. 패턴 필름(4)은 절연층(4a)에 금속 패턴(4b)이 형성된 구조로서, 금속 패턴(4b)은 절연층(4a)에서 상하로 국부적으로 노출되어 있다. 하부로 노출된 금속 패턴(4b) 부분이 볼 랜드가 된다. 상하부 반도체 칩(1,2)의 각 본딩 패드가 금속 와이어(6)에 의해 상부로 노출된 금속 패턴(4b)에 전기적으로 연결되어 있다. 전체 결과물 상부가 봉지제(7)로 몰딩되어 있고, 볼 랜드에 솔더 볼(8)이 마운트되어 있다.
그러나, 종래의 칩 사이즈 스택 패키지는 다음과 같은 문제점을 안고 있다.
반도체 칩의 크기가 점차 작아지는 추세이므로, 그의 본딩 패드 피치도 짧아지게 된다. 따라서, 금속 와이어간의 피치 역시 미세해진다. 그런데, 종래에는 각 반도체 칩의 본딩 패드를 개별적인 금속 와이어를 이용해서 패턴 필름의 금속 패턴에 연결하였기 때문에, 금속 와이어간의 쇼트 방지를 위한 와이어 본딩 공정이 매우 난해하다는 문제점이 있었다.
또한, 접착제가 상하부 반도체 칩 사이와, 하부 반도체 칩과 패턴 필름 사이에 각각 개재되기 때문에, 접착제가 번지는 블리드(bleed) 현상으로 본딩 패드가금속 패턴이 접착제에 의해 오염되거나 심지어 완전히 절연되는 심각한 문제점도 있었다.
그리고, 와이어 본딩 공정을 위해서 하부 반도체 칩의 본딩 패드가 상부 반도체 칩으로부터 노출되어야 하므로, 도 1에서와 같이 하부 반도체 칩의 크기가 상부 반도체 칩보다 커야 한다. 즉, 종래의 칩 사이즈 스택 패키지는 동일 크기를 갖는 반도체 칩에 적용할 수가 없고, 오직 크기가 서로 다른 반도체 칩들에만 적용할 수 있는 제한이 따랐다.
본 발명은 종래의 칩 사이즈 스택 패키지가 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 적층된 2개의 반도체 칩을 패턴 필름에 전기적으로 연결하기 위한 금속 와이어가 하나만 사용되도록 하여, 와이어 본딩 공정의 공정 마진이 확보되는 칩 사이즈 스택 패키지를 제공하는데 목적이 있다.
본 발명의 다른 목적은 접착제도 하나만 사용되도록 하여, 접착제의 블리드 현상으로 인해 본딩 패드가 오염되거나 심지어 절연되는 사태를 방지하는데 있다.
본 발명의 또 다른 목적은 크기가 동일한 반도체 칩들도 스택할 수 있게 하는데 있다.
도 1은 종래의 칩 사이즈 스택 패키지를 나타낸 단면도.
도 2는 본 발명에 따른 칩 사이즈 스택 패키지를 나타낸 단면도.
도 3 내지 도 5는 본 발명의 주요부인 전도성 접속 매개체의 3가지 유형을 나타낸 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 상부 반도체 칩 11,21 ; 본딩 패드
20 ; 하부 반도체 칩 30 ; 전도성 접속 매개체
31 ; ACF 32,33 ; 범프
40 ; 접착제 50 ; 금속 와이어
60 ; 패턴 필름 61 ; 절연층
62 ; 금속 패턴 70 ; 봉지제
80 ; 솔더 볼
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 칩 사이즈 스택 패키지는 다음과 같은 구성으로 이루어진다.
상부 반도체 칩은 본딩 패드가 상부를 향하도록 배치되고, 하부 반도체 칩은 그의 본딩 패드가 하부를 향하도록 배치되어, 각 반도체 칩의 후면이 접착된다. 하부 반도체 칩의 본딩 패드 형성면에 패턴 필름이 전기적 접속 매개체에 의해 접착된다. 패턴 필름은 절연층에 금속 패턴이 배열된 구조로서, 금속 패턴은 절연층으로부터 국부적으로 상하로 노출된다. 절연층에서 상부로 노출된 금속 패턴이 전기적 접속 매개체에 의해 하부 반도체 칩의 본딩 패드에 연결된다. 상부 반도체 칩의 본딩 패드가 금속 와이어로 하부 반도체 칩에서 노출된 금속 패턴에 전기적으로 연결된다. 전체 결과물 상부가 봉지제로 몰딩되고, 솔더 볼이 금속 패턴이 하부로 노출된 볼 랜드에 마운트된다.
한편, 전기적 접속 매개체로는 이방성 도전 필름(Anisotropic Conductive Film:이하 ACF라 영문표기함), 솔더나 전도성 폴리이미드 또는 금속 범프가 사용될 수 있다.
상기된 본 발명의 구성에 의하면, 본딩 패드 형성면이 반대를 향하도록 상하부 반도체 칩이 접착되고, 하부 반도체 칩의 본딩 패드가 전도성 접속 매개체에 의해 패턴 필름의 금속 패턴에 직접 연결되므로써, 금속 와이어는 상부 반도체 칩의 본딩 패드와 금속 패턴를 연결하기만 하면 된다. 따라서, 금속 와이어가 종래보다 절반으로 줄어들게 되어, 미세 패턴을 갖는 금속 와이어 본딩 공정이 한결 수월해진다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 2는 본 발명에 따른 칩 사이즈 스택 패키지를 나타낸 단면도이고, 도 3 내지 도 5는 본 발명의 주요부인 전도성 접속 매개체의 3가지 유형을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 상하부 반도체 칩(10,20)의 후면이 접착제(40)로 접착된다. 따라서, 상부 반도체 칩(10)의 본딩 패드(11)는 상부를 향하게 되고, 하부 반도체 칩(20)의 본딩 패드(21)는 하부를 향하게 된다.
패턴 필름(60)이 전도성 접속 매개체(30)에 의해 하부 반도체 칩(20)의 밑면, 즉 본딩 패드 형성면에 접착된다. 패턴 필름(60)은 종래 기술에서도 언급된 바와 같이, 절연층(61)에 금속 패턴(62)이 배열된 구조로서, 금속 패턴(62)은 절연층(61)에서 국부적으로 상하로 노출된다. 상부로 노출된 금속 패턴(62)이 각 반도체 칩(10,20)의 본딩 패드(11,21)와 전기적으로 연결되고, 하부로 노출된 금속 패턴(62)이 볼 랜드가 된다. 특히, 패턴 필름(60)은 하부 반도체 칩(20)보다 크기가 커서 하부 반도체 칩(20)으로부터 가장자리가 노출되고, 노출된 가장자리 부분에도 금속 패턴(62)이 절연층(61)으로부터 노출된다.
한편, 상부로 노출된 금속 패턴(62)은 전술된 바와 같이 전기적 접속 매개체(30)에 의해 하부 반도체 칩(20)의 본딩 패드(21)에 직접 연결된다. 전기적 접속 매개체(30)로는 여러 가지가 사용될 수 있는데, 그 중의 3가지가 도 3 내지 도 5에 도시되어 있다.
먼저, 도 2 및 도 3에서는 ACF(31)가 전기적 접속 매개체로 사용되었다. ACF(31)는 접착제 내부에 전도성 입자들이 분포된 것으로서, 각 전도성 입자를 매개로 하부 반도체 칩(20)의 본딩 패드(21)와 패턴 필름(60)의 금속 패턴(62)이 전기적으로 연결된다.
도 4는 솔더 또는 전도성 폴리이미드 재질의 범프(32)를 사용한 것이고, 도5는 금속 범프(33)를 사용한 것이다. 이러한 각 범프(32,33)는 하부 반도체 칩(20)의 본딩 패드(21)에 형성되어, 노출된 금속 패턴(62)에 마운트되므로써, 본딩 패드(21)와 금속 패턴(62)을 전기적으로 연결시키게 된다.
이와 같이, 하부 반도체 칩(20)의 본딩 패드(21)는 전도성 접속 매개체(30)에 의해 패턴 필름(60)의 금속 패턴(62)에 직접 연결되므로, 금속 와이어(50)는 도 2에 도시된 바와 같이, 상부 반도체 칩(10)의 본딩 패드(11)와 하부 반도체 칩(20)에서 노출된 금속 패턴(62)만을 연결하면 된다.
따라서, 본 발명에 의하면, 금속 와이어(50)의 수가 종래보다 절반으로 줄어들게 되므로써, 피치가 점차 미세해지는 금속 와이어(50)의 쇼트 현상이 방지하면서 공정 마진을 확보할 수가 있게 된다. 또한, 접착제(40)는 1회만 사용되므로, 접착제(40)의 블리드 현상으로 인한 본딩 패드의 오염이나 절연 사태가 방지된다. 아울러, 하부 반도체 칩(20)의 본딩 패드(21)가 상부 반도체 칩(10)에서 노출되지 않아도 되므로, 반도체 칩(10,20)의 크기가 제한되지 않는다.
전체 결과물 상부가 봉지제(70)로 몰딩된다. 이때, 봉지제(70)를 플로우시켜서 몰딩하게 되는데, 수가 줄어든 금속 와이어(50)간의 피치는 종래보다 늘어나게 되므로, 봉지제(70)에 의해 금속 와이어(50)가 한 쪽으로 쏠리는 와이어 스위핑 현상으로 인한 쇼트 발생이 억제된다.
마지막으로, 절연층(61)에서 하부로 금속 패턴(62)이 노출된 볼 랜드에 솔더 볼(80)이 마운트된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 하부 반도체 칩이 전도성 접속 매개체에 의해 패턴 필름의 금속 패턴에 직접 연결되므로, 상부 반도체 칩의 본딩 패드와 금속 패턴만을 금속 와이어로 연결하기만 하면 된다. 따라서, 금속 와이어의 수가 종전보다 절반으로 줄어들게 되므로, 금속 와이어의 피치가 늘어나게 된다. 결과적으로, 와이어 본딩 공정 마진이 여유있게 확보될 수가 있다.
또한, 접착제가 각 반도체 칩 사이에만 개재되므로, 접착제의 블리드 현상으로 인한 본딩 패드의 오염 또는 절연 사태가 억제된다.
특히, 하부 반도체 칩의 본딩 패드가 상부 반도체 칩으로부터 노출되지 않아도 되므로, 동일 크기의 반도체 칩을 칩 사이즈 스택 패키지로 구현할 수가 있는 잇점도 있다.
이상에서는 본 발명에 의한 스택 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 후면이 접착된 상하부 반도체 칩;
    절연층에 금속 패턴이 배열되고, 상기 금속 패턴이 절연층으로부터 국부적으로 상하로 노출된 구조로 이루어져, 상기 하부 반도체 칩의 본딩 패드 형성면과 소정 간격을 두고 배치된 패턴 필름;
    상기 패턴 필름과 하부 반도체 칩 사이에 개재되어, 상기 패턴 필름의 금속 패턴과 하부 반도체 칩의 본딩 패드를 전기적으로 연결시키는 전기적 접속 매개체;
    상기 상부 반도체 칩의 본딩 패드와 하부 반도체 칩에서 노출된 금속 패턴을 전기적으로 연결하는 금속 와이어;
    상기 전체 결과물 상부를 몰딩하는 봉지제; 및
    상기 패턴 필름의 절연층에서 하부로 금속 패턴이 노출된 볼 랜드에 마운트된 솔더 볼을 포함하는 것을 특징으로 하는 칩 사이즈 스택 패키지.
  2. 제 1 항에 있어서, 상기 전도성 접속 매개체는 이방성 도전 필름인 것을 특징으로 하는 칩 사이즈 스택 패키지.
  3. 제 1 항에 있어서, 상기 전도성 접속 매개체는 전도성 범프인 것을 특징으로 하는 칩 사이즈 스택 패키지.
  4. 제 3 항에 있어서, 상기 전도성 범프의 재질은 솔더, 전도성 폴리이미드 및 금속으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 칩 사이즈 스택 패키지.
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