KR100294448B1 - Synchronous Burst Mask - Google Patents

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Abstract

외부 클럭에 동기적으로 그리고 버스트 억세스 모드로 동작하는 동기형 버스트 매스크 롬은 버스트 독출 동작 동안에, 버스트 길이의 데이터를 감지해서 증폭하는 상기 버스트 길이 보다 작은 수의 감지 증폭기들과, 시작 버스트 어드레스를 받아들이고 버스트 모드의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 상기 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 회로 및, 버스트 독출 동작 동안에 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 회로를 구비한다. 또한, 상기 매스크 롬에서는, 시작 버스트 어드레스에 대응하는 셀의 데이터 및 상기 시작 버스트 어드레스 다음 순서의 연속된 3 개의 버스트 어드레스들에 대응하는 셀들의 데이터가 감지 증폭기들에 의해 동시에 감지된다. 이로써, 시작 버스트 어드레스와 무관하게 충분한 감지 시간의 확보가 가능해 진다.The synchronous burst mask, which operates synchronously to an external clock and in burst access mode, accepts a start burst address and a number of sense amplifiers less than the burst length that sense and amplify burst length data during a burst read operation. A mode control circuit for generating a burst address based on the start burst address and performing control for the burst read operation according to the selection of the burst mode, and the sense amplifiers perform two or more sensing operations during a burst read operation. And a sense amplifier control circuit for controlling the sense amplifiers to perform continuously. Further, in the mask, data of a cell corresponding to a start burst address and data of cells corresponding to three consecutive burst addresses after the start burst address are simultaneously sensed by sense amplifiers. This makes it possible to ensure sufficient sensing time regardless of the start burst address.

Description

동기형 버스트 매스크 롬(SYNCHRONOUS BURST MASK ROM)SYNCHRONOUS BURST MASK ROM

본 발명은 외부 클럭에 동기적으로 그리고 버스트 억세스 모드(burst access mode)로 동작할 수 있는 매스크 리드 온리 메모리(mask read only memory; MROM) 즉, 동기형 버스트 매스크 롬(synchronous burst MROM)에 관한 것이다.The present invention relates to a mask read only memory (MROM), ie synchronous burst MROM, capable of operating synchronously and in burst access mode to an external clock. .

매스크 롬(이하, MROM이라 함)은 웨이퍼 제조 단계에서 매스크 패턴(mask patterns)에 따라서 데이터가 기입되기 때문에 대량 생산에 아주 적합함과 아울러 데이터를 기억하기 위한 메모리 셀의 기본 구성으로서 1 비트 당 1 트랜지스터의 구성(1 비트 당 점유 면적이 메모리 소자들 중에서 가장 작음)을 가지기 때문에 대용량화 및 저 비트 단가에 적합한 특성을 가지고 있다. 이런 장점들 덕분에, MROM은 주로 퍼스널 컴퓨터, 워드프로세서, 프린터, 전자 수첩, 휴대 정보 단말기(personal digital assistant; PDA), 게임기 등에서, 폰트(font), 문자 데이터, 고정 프로그램들의 저장을 위해 사용되고 있다.The mask ROM (hereinafter referred to as MROM) is suitable for mass production because data is written according to mask patterns at the wafer manufacturing stage, and is a basic configuration of a memory cell for storing data. Since the transistor has a configuration (the area occupied per bit is the smallest among the memory elements), it has characteristics suitable for high capacity and low bit cost. Thanks to these advantages, MROMs are used mainly for the storage of fonts, text data and fixed programs in personal computers, word processors, printers, electronic notebooks, personal digital assistants (PDAs), game machines and the like. .

대용량 MROM의 동작 속도는 워드 라인(word line)과 비트 라인(bit line)의 저항 및 기생 용량(parasitic capacitance)에 의한 지연에 상당히 영향을 받는다. 고속화를 꾀하기 위해서는 워드 라인 지연의 저감 및 감지 시간의 단축이 필요하게 된다. 워드 라인 지연의 저감을 위해서, 블럭 분할을 늘림과 동시에 저항이 작은 폴리사이드를 사용하고 있다. 하지만, 이와 같은 노력에도 불구하고, MROM의 동작 속도는 현재의 프로세서들의 동작 속도와 여전히 큰 격차를 보이고 있다.The speed of operation of a large MROM is greatly affected by the delay caused by the resistance and parasitic capacitance of the word and bit lines. In order to speed up, it is necessary to reduce the word line delay and shorten the detection time. In order to reduce word line delay, a polyside with a small resistance is used while increasing block division. However, despite these efforts, the operating speed of MROM still shows a big gap with the operating speed of current processors.

잘 알려져 있는 바와 같이, 버스트 모드는 고속 랜덤 억세스(high speed random access)를 제공하기 위한 것이다. 버스트 모드에서는, 버스트 어드레스 억세스 시퀀스(burst address access sequence)를 위한 외부 열 어드레스(external column address) 중의 k(여기서, k는 양의 정수) 비트들(bits)을 2k버스트 억세스를 위한 첫 번째 어드레스로서 획득(capture)하고 그리고 나머지 버스트 억세스를 위한 k-1 개의 버스트 어드레스들을 내부적으로 자동적으로 발생한다. 이와 같은 버스트 동작에 따르면, 매 사이클마다 외부로부터 어드레스를 받아들일 필요가 없으므로 시스템의 버스 부담이 줄어들 수 있음은 물론, 내부적으로 어드레스들이 발생되므로 데이터 전송률(data rate)이 향상된다. 따라서, 외부 클럭에 동기적으로 그리고 버스트 억세스 모드에서 동작하는 MROM, 소위, 동기형 버스트 MROM의 동작 속도는 통상적인 MROM의 그것에 비해 획기적으로 증대될 것이다.As is well known, burst mode is for providing high speed random access. In burst mode, the k (where k is a positive integer) bits of the external column address for the burst address access sequence are assigned the first address for the 2 k burst access. And automatically generate k-1 burst addresses for the rest of the burst access. According to such a burst operation, there is no need to accept an address from the outside every cycle, thereby reducing the bus burden of the system and improving data rate since addresses are generated internally. Thus, the operating speed of MROM, synchronous burst MROM, operating synchronously in the external clock and in burst access mode, will be significantly increased compared to that of conventional MROM.

동기형 버스트 MROM은, 동기형 버스트 DRAM(synchronous burst dynamic random access memory) 및 동기형 버스트 SRAM(synchronous burst static random access memory)과 마찬가지로, 외부 클럭에 동기화 되어서 버스트 독출 동안에 잘 알려진 2 가지의 버스트 모드 즉, 시퀀셜 버스트 모드(seqential burst mode)와 인터리브드 버스트 모드(interleaved burst mode)를 제공해야 한다.Synchronous burst MROMs, like synchronous burst dynamic random access memory (DRAM) and synchronous burst static random access memory (SRAM), are two well known burst modes during burst readout, synchronized to an external clock: In addition, sequential burst mode and interleaved burst mode must be provided.

본 발명의 주된 목적은 외부 클럭에 동기적으로 그리고 버스트 모드에서 동작하는 고속의 동기형 버스트 MROM을 제공하는 것이다.It is a primary object of the present invention to provide a high speed synchronous burst MROM that operates synchronously and in burst mode to an external clock.

본 발명의 다른 목적은 버스트 독출 동안 비록 적어도 2 회 이상의 데이터 감지 동작들의 수행이 필요하더라도 시작 버스트 어드레스와 무관하게 충분한 감지 시간을 확보할 수 있는 동기형 버스트 MROM을 제공하는 것이다.It is another object of the present invention to provide a synchronous burst MROM that can ensure sufficient detection time regardless of the start burst address, even if at least two data sensing operations are required during burst readout.

본 발명의 또 다른 목적은 버스트 길이 변화의 제한 없이 동작할 수 있는 동기형 버스트 MROM을 제공하는 것이다.It is another object of the present invention to provide a synchronous burst MROM that can operate without limiting burst length variations.

본 발명의 또 다른 목적은 1 회의 데이터 감지 동작이 필요한 제 1의 독출 동작과 적어도 2 회의 데이터 감지 동작들이 필요한 제 1의 감지 동작 모두를 지원할 수 있는 동기형 버스트 MROM을 제공하는 것이다.It is still another object of the present invention to provide a synchronous burst MROM capable of supporting both a first read operation requiring one data sensing operation and a first sensing operation requiring at least two data sensing operations.

제1도는 본 발명의 일 실시예에 따른 동기형 버스트 매스크 롬을 보여주는 블럭도.1 is a block diagram illustrating a synchronous burst mask in accordance with an embodiment of the present invention.

제2도는 제1도의 Y-디코더의 회로 구성을 보여주는 블럭도.2 is a block diagram showing the circuit configuration of the Y-decoder of FIG.

제3도는 제2도의 제 1 YB 프리디코더의 상세 회로도.3 is a detailed circuit diagram of the first YB predecoder of FIG.

제4도는 제2도의 제 2 YB 프리디코더의 상세 회로도.4 is a detailed circuit diagram of the second YB predecoder of FIG.

제5도는 제2도의 YB 메인 디코더의 상세 회로도.5 is a detailed circuit diagram of the YB main decoder of FIG.

제6도는 제1도의 매스크 롬의 버스트 독출 동작 동안에 하나의 데이터 출력 패드와 관련한 데이터 출력 경로 상의 회로들의 개략적 회로도.6 is a schematic circuit diagram of circuits on a data output path associated with one data output pad during a burst read operation of the mask of FIG.

제7도는 제6도의 Y-패스 게이트 회로의 일부분을 개략적으로 보여주는 회로도.FIG. 7 is a circuit diagram schematically showing a portion of the Y-pass gate circuit of FIG.

제8a도 및 제8b도는 제7도의 패스 게이트 회로를 제어하기 위한 게이팅 제어 신호들의 타이밍도로서, 제8a도는 시퀀셜 버스트 독출 동작인 경우 그리고 제8b도는 인터리브드 버스트 독출 동작인 경우,8A and 8B are timing diagrams of gating control signals for controlling the pass gate circuit of FIG. 7, where FIG. 8A is a sequential burst read operation and FIG. 8B is an interleaved burst read operation.

제9도는 제7도의 Y-패스 게이트 블럭의 상세 회로도.9 is a detailed circuit diagram of the Y-pass gate block of FIG.

제10도는 제1도의 매스크 롬의 버스트 독출 동작을 보여주는 타이밍도.FIG. 10 is a timing diagram illustrating a burst read operation of the mask ROM of FIG.

제11도는 본 발명의 다른 실시예에 따른 동기형 버스트 매스크 롬을 보여주는 블럭도.11 is a block diagram illustrating a synchronous burst mask according to another embodiment of the present invention.

제12도는 제11도의 Y-디코더의 회로 구성을 보여주는 블럭도.FIG. 12 is a block diagram showing the circuit configuration of the Y-decoder of FIG.

제13도는 제12도의 제 2 YB 프리디코더의 상세 회로도.FIG. 13 is a detailed circuit diagram of the second YB predecoder of FIG.

제14도는 제11도의 매스크 롬의 버스트 길이 8 및 시퀀셜 버스트 독출 동작을 보여주는 타이밍도, 그리고14 is a timing diagram showing burst length 8 and sequential burst read operation of the mask ROM of FIG. 11; and

제15도의 제11도의 매스크 롬의 버스트 길이 4 및 시퀀셜 버스트 독출 동작을 보여주는 타이밍도이다.FIG. 15 is a timing diagram illustrating burst length 4 and sequential burst read operations of the mask ROM of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

600 : 셀 어레이 601 : 어드레스 버퍼600: cell array 601: address buffer

602 : 커맨드&클럭 버퍼 603 : 모드 레지스터602 command & clock buffer 603 mode register

604 : 버스트 제어기 605 : X-디코더604: Burst Controller 605: X-Decoder

606, 606a : Y-디코더 607 : 버스트 카운터606, 606a: Y-decoder 607: burst counter

608 : X-드라이버 609 : Y-패스 게이트 회로608: X-driver 609: Y-pass gate circuit

610 : 센스 앰프 제어기 612 : 센스 앰프 회로610: sense amplifier controller 612: sense amplifier circuit

612 : 버스트 어드레스 디코더 613 : 데이터 래치 회로612: Burst address decoder 613: Data latch circuit

614 : 데이터 출력 버퍼 회로 615 : 데이터 출력 패드614: data output buffer circuit 615: data output pad

본 발명의 일 특징에 따르면, 외부 클럭에 동기적으로 그리고 버스트 억세스 모드에서 동작하는 매스크 롬은 복수 개의 메모리 셀들을 갖는 셀 블럭과; 버스트 독출 동작 동안에, 2k(여기서, k는 2 이상의 정수)의 버스트 길이에 대응하는 2k개의 셀들의 데이터를 감지해서 증폭하기 위한 2i(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들과; 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 상기 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단 및; 상기 버스트 독출 동작 동안에 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단을 구비한다. 또한, 상기 매스크 롬은 제 1의 디코딩 수단, 제 2의 디코딩 수단 및 패스 게이트 제어 수단을 더 구비한다. 상기 제 1의 디코딩 수단은 상기 열 어드레스의 비트들의 일부를 디코딩 해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하고, 상기 제 2의 디코딩 수단은 상기 열 어드레스 비트들의 나머지를 디코딩해서 복수 개의 제 2의 게이팅 제어 신호들을 발생한다. 상기 패스 게이트 수단은 상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 대응하는 2k개의 셀들 중에서 2i개씩 순차로 선택하고, 상기 선택된 셀들의 데이터를 상기 감지 증폭기들로 제공한다.According to one aspect of the invention, a mask operating synchronously to an external clock and in a burst access mode comprises: a cell block having a plurality of memory cells; During a burst read operation, 2 i (where i is a positive integer less than k) detection to amplify and detect data of 2 k cells corresponding to a burst length of 2 k (where k is an integer greater than or equal to 2) Amplifiers; Accepts k bits in a column address as a start burst address, generates a burst address based on the start burst address according to a selection between a first burst mode and a second burst mode, and performs control for the burst read operation; Mode control means; And sense amplifier control means for controlling the sense amplifiers such that the sense amplifiers perform two or more sense operations consecutively during the burst read operation. In addition, the mask further includes a first decoding means, a second decoding means and a pass gate control means. The first decoding means decodes some of the bits of the column address to generate a plurality of first gating control signals, and the second decoding means decodes the remainder of the column address bits to decode a plurality of second. Generate gating control signals. The pass gate means is provided in the first and second gating in response to the control signal selected by the corresponding 2 2 i k of cells in each sequence and that the data of the selected cell, the sense amplifier of.

상기 모드 제어 수단은 선택된 버스트 모드의 타입을 나타내는 버스트 타입 신호를 발생하고, 상기 센스 앰프 제어 수단은 상기 2k개의 셀들의 상기 데이터가 상기 감지 증폭기들에 의해 2i비트씩 순차로 감지될 때 상기 감지 증폭기들에 의한 감지 동작들의 횟수를 나타내는 플래그를 발생한다.The mode control means generates a burst type signal indicative of the type of the selected burst mode, and the sense amplifier control means is adapted when the data of the 2 k cells are sequentially detected by the sense amplifiers by 2 i bits. Generate a flag indicating the number of sense operations by sense amplifiers.

상기 제 2의 디코딩 수단은 제 1의 프리디코딩 수단, 제 2의 프리디코딩 수단 및 메인 디코딩 수단을 구비한다. 상기 제 1의 프리디코딩 수단은 상기 시작 버스트 어드레스의 최상위 비트와 상기 열 어드레스의 적어도 한 비트 및 상기 플래그를 받아들이고, 상기 받아들여진 신호들을 디코딩 하여 제 1의 프리디코딩 된 어드레스 신호들을 발생한다. 상기 제 2의 프리디코딩 수단은 상기 시작 버스트 어드레스의 하위 k-1 비트들과 상기 버스트 타입 신호를 받아들이고, 상기 제 1의 버스트 모드가 선택될 때 상기 받아들여진 신호들을 디코딩 하여 제 2의 프리디코딩 된 어드레스 신호들을 발생하고, 상기 제 2의 버스트 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코딩 된 어드레스 신호들로서 발생한다. 상기 메인 디코딩 수단은 상기 제 1 및 제 2의 프리디코딩 된 어드레스 신호들에 응답해서 상기 제 2의 게이팅 제어 신호들을 발생한다.The second decoding means comprises a first predecoding means, a second predecoding means and a main decoding means. The first predecoding means accepts the most significant bit of the start burst address and at least one bit of the column address and the flag, decodes the accepted signals to generate first predecoded address signals. The second predecoding means accepts the lower k-1 bits of the start burst address and the burst type signal, decodes the received signals when the first burst mode is selected, and decodes the second predecoded signal. Generate address signals and generate preset address signals as the second predecoded address signals when the second burst mode is selected. The main decoding means generates the second gating control signals in response to the first and second predecoded address signals.

상기 셀 블럭은 2i개의 셀 섹션들을 가지며, 상기 각 셀 섹션들은 2i개의 셀 세그멘트들을 갖고, 상기 각 셀 세그멘트는 2i개의 셀들을 가진다. 또, 상기 패스 게이트 수단은, 상기 제 1의 게이팅 제어 신호들에 응답해서 상기 셀 섹션들 중의 하나를 선택하는 제 1의 선택 수단 및, 상기 제 2의 게이팅 제어 신호에 응답해서 상기 선택된 셀 섹션의 세그멘트들 중의 하나를 선택하고 상기 선택된 세그멘트의 셀들을 상기 감지 증폭기들과 전기적으로 상호 연결하는 제 2의 선택 수단을 구비한다.The cell block has 2 i cell sections, each cell section has 2 i cell segments, and each cell segment has 2 i cells. The pass gate means may further comprise first selecting means for selecting one of the cell sections in response to the first gating control signals, and in the selected cell section in response to the second gating control signal. And a second selection means for selecting one of the segments and electrically interconnecting the cells of the selected segment with the sense amplifiers.

본 발명의 다른 특징에 따르면, 동기형 버스트 매스크 롬의 한 디코딩 스킴(decoding scheme)에서, 시작 버스트 어드레스에 대응하는 셀의 데이터 및 상기 시작 버스트 어드레스 다음 순서의 연속된 3 개의 버스트 어드레스들에 대응하는 셀들의 데이터가 감지 증폭기들에 의해 동시에 감지되도록 한다. 이로써, 시작 버스트 어드레스와 무관하게 충분한 감지 시간의 확보가 가능해 진다.According to another aspect of the invention, in one decoding scheme of a synchronous burst mask, data of a cell corresponding to a start burst address and three consecutive burst addresses in the order following the start burst address Allow data in cells to be sensed simultaneously by sense amplifiers. This makes it possible to ensure sufficient sensing time regardless of the start burst address.

본 발명의 또 다른 특징에 따르면, 외부 클럭에 동기적으로 그리고 2k(여기서, k는 2 이상의 정수)의 버스트 길이의 버스트 억세스 모드에서 동작하는 매스크 롬은: m(여기서, m은 k보다 큰 정수) 개의 데이터 출력 패드들과; 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단과; 적어도 제 1 그룹의 2k-1×m 개의 메모리 셀들 및 제 2 그룹의 2k-1×m 개의 메모리 셀들을 갖는 셀 어레이와; 각각이 2k개의 메모리 셀들에 대응함과 아울러 2i(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들을 구비하는 m 개의 센스 앰프 블럭들과; 상기 버스트 독출 동작 동안에 상기 각 센스 앰프 블럭 내의 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단과; 각각이 상기 열 어드레스의 비트들의 일부를 디코딩 해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하는 제 1의 m 개의 디코딩 블럭들과; 각각이 상기 열 어드레스 비트들의 나머지를 디코딩 해서 복수 개의 제 2의 게이팅 제어 신호들을 발생하는 제 2의 m 개의 디코딩 블럭들 및; 상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 제 1 그룹의 메모리 셀들의 데이터 및 상기 제 2 그룹의 메모리 셀들의 데이터를 2 회 또는 그 이상 상기 센스 앰프 블럭들로 각각 전달하는 m 개의 패스 게이트 블럭들을 구비한다.According to another feature of the invention, a mask operating synchronously to an external clock and in a burst access mode of burst length of 2 k (where k is an integer of 2 or more) is: m (where m is greater than k). Integer) data output pads; A mode in which k bits in a column address are accepted as a start burst address, a burst address based on the start burst address is generated according to a selection between a first burst mode and a second burst mode, and a control for burst read operation is performed. Control means; Cell array having at least 2 k-1 × m memory cells of a first group of 2 k-1 × m memory cells and a second group of the; M sense amplifier blocks each corresponding to 2 k memory cells and having 2 i sense amplifiers, where i is a positive integer less than k; Sense amplifier control means for controlling the sense amplifiers such that the sense amplifiers in each sense amplifier block perform two or more sense operations consecutively during the burst read operation; First m decoding blocks, each decoding a portion of the bits of the column address to generate a plurality of first gating control signals; Second m decoding blocks, each decoding the remainder of the column address bits to generate a plurality of second gating control signals; M pieces of data of the first group of memory cells and data of the second group of memory cells in response to the first and second gating control signals to the sense amplifier blocks two or more times, respectively. Pass gate blocks are provided.

다음에는 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 이후의 설명에서, 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한 한 동일하거나 유사한 구성요소를 나타낸다. 여기서는, 동기형 MROM의 어드레스 및 데이터 핀의 개수, 메모리 셀 어레이의 용량 및 레이아웃, 클럭 신호의 주기, 캐스 레이턴시(latency; CL), 버스트 길이(burst length; BL), 등과 같은 특정한 사항들이 기술되는데, 이는 본 발명에 대한 전반적인 이해를 돕기 위한 것일 뿐 본 발명의 범위나 기술적인 사상을 거기에 한정하려는 것이 아님을 유의해야 한다. 또, 여기서는, 행 어드레스 스트로브 신호() 및 열 어드레스 스트로브 신호()에 따라서 행 및 열 어드레스 신호들의 멀티플랙싱(multiplexing)에 의해 미리 설정된 동작을 수행하는 동기형 버스트 MROM이 설명되지만, 본 발명은 이에 국한되지 않음을 유의해야 한다.Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, the same or similar reference numerals and signs in the drawings represent the same or similar components as much as possible. Here, the number of address and data pins of the synchronous MROM, the capacity and layout of the memory cell array, the cycle of the clock signal, latency; Specific details such as CL), burst length (BL), etc. are described, but it should be noted that this is only to assist the overall understanding of the present invention and is not intended to limit the scope or technical spirit of the present invention thereto. do. Here, the row address strobe signal ( ) And column address strobe signal ( Note that although a synchronous burst MROM that performs a predetermined operation by multiplexing row and column address signals is described, it should be noted that the present invention is not so limited.

[제 1 실시예][First Embodiment]

도 1은 본 발명의 일 실시예에 따른 동기형 버스트 MROM을 보여주고 있다. 도 1을 참조하면, 동기형 버스트 MROM(이하, SB-MROM이라 함)은 32Mb(=4096×256×32 bits) CMOS 셀 어레이(600)와, 12 개의 어드레스 핀(A0∼A11) 및, 32 개의 데이터 출력 핀(DQ0∼DQ31)을 구비하고 있다. 12 비트 행 어드레스(RA0∼RA11) 및 8 비트 열 어드레스(CA0∼CA7)는 멀티플렉싱 되어서 어드레스 버퍼(601)로 제공된다. 또, 상기 어드레스 버퍼(601)로는 모드 어드레스(MA0∼MA6)가 제공된다. 커맨드 & 클럭 버퍼(602)로는 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 행 어드레스 스트로브 신호(), 열 어드레스 스트로브 신호(), 데이터 출력 매스크 신호(), 칩 선택 신호(), 모드 레지스터 기입 신호() 및, 워드/더블 워드 신호(WORD)가 제공된다.1 shows a synchronous burst MROM in accordance with one embodiment of the present invention. Referring to FIG. 1, a synchronous burst MROM (hereinafter referred to as SB-MROM) includes a 32 Mb (= 4096 × 256 × 32 bits) CMOS cell array 600, twelve address pins A0 to A11, and 32 Data output pins DQ0 to DQ31. The 12 bit row addresses RA0 to RA11 and the 8 bit column addresses CA0 to CA7 are multiplexed and provided to the address buffer 601. The address buffer 601 is provided with mode addresses MA0 to MA6. The command & clock buffer 602 includes a clock signal CLK, a clock enable signal CKE, and a row address strobe signal ( ), Column address strobe signal ( ), Data output mask signal ( ), Chip select signal ( ), Mode register write signal ( And a word / double word signal WORD.

클럭 인에이블 신호(CKE)는 다음 클럭 사이클부터의 동작을 동결(freeze)하기 위해 클럭 신호(CLK)를 매스킹 한다. 또한, 상기 클럭 인에이블 신호(CKE)는 대기 모드(stand-by mode) 동안의 파워 다운(power down)을 위해 입력 버퍼들(601, 602)이 디스에이블 되도록 한다. 동일한 클럭 사이클에서 칩 선택 신호(), 행 어드레스 스트로브 신호(), 열 어드레스 스트로브 신호() 및, 모드 레지스터 기입 신호()가 활성화될 때 모드 어드레스(MA0∼MA6)가 어드레스 버퍼(601)를 통해 모드 레지스터(603)로 제공된다. 이로써, 모드 레지스터(603)의 설정이 완료된다. 모드 레지스터(603)에 대한 기입 동작에 의해, 래스 레이턴시(latency; RL), 캐스 레이턴시(CL), 버스트 타입(burst type; BT), 버스트 길이(BL), 그리고 다양한 주문자 요구 옵션들(vendor-specific options)이 프로그램 된다. 데이터 출력 매스크 신호()가 활성화되면 클럭 신호(CLK)의 상승 에지(rising edge)로부터 소정의 시간 후에 데이터 출력이 하이 임피던스(high impedance) 상태로 매스크 된다. 칩 선택 신호()는 클럭 신호(CLK), 클럭 인에이블 신호(CKE) 및, 데이터 출력 매스크 신호()를 제외한 모든 입력들을 매스킹 하거나 인에이블인 하여 디바이스 동작이 디스에이블 되도록 하거나 인에이블 되도록 한다.The clock enable signal CKE masks the clock signal CLK to freeze operation from the next clock cycle. The clock enable signal CKE also causes the input buffers 601 and 602 to be disabled for power down during the standby mode. Chip select signal in the same clock cycle ( ), Row address strobe signal ( ), Column address strobe signal ( ) And the mode register write signal ( Is activated, the mode addresses MA0 to MA6 are provided to the mode register 603 through the address buffer 601. Thus, the setting of the mode register 603 is completed. By the write operation to the mode register 603, the class latency latency; RL), cascade latency (CL), burst type (BT), burst length (BL), and various vendor-specific options are programmed. Data output mask signal ( Is activated, the data output is masked in a high impedance state after a predetermined time from the rising edge of the clock signal CLK. Chip select signal ( ) Is a clock signal CLK, a clock enable signal CKE, and a data output mask signal ( Mask or enable all inputs except) to allow device operation to be disabled or enabled.

버스트 제어기(604)는 칩 선택 신호(), 행 어드레스 스트로브 신호(), 열 어드레스 스트로브 신호(), 모드 레지스터 기입 신호(), 래스 레이턴시(RL), 캐스 레이턴시(CL), 버스트 타입(BT) 및, 버스트 길이(BL) 정보를 받아들여서 데이터 감지 동작과 관련된 여러 가지 내부 제어 신호들(예컨대, PSAE, PDIS, PPRE, PPZM, POE, 등), 버스트 카운터(607)의 동작을 제어하기 위한 신호들(예컨대, 카운트 인에이블 신호 CNTE, 등), 선택된 버스트 모드의 타입에 따른 버스트 어드레스(BA0, BA1 및 BA2)의 발생을 제어하기 위한 각종의 제어 신호들(이들은 본 발명이 속하는 기술 분야의 통상 전문가에게는 잘 알려져 있는 것들이므로 여기서는 이들에 대한 상세한 설명을 생략함)을 발생한다. 어드레스 버퍼(601)의 행 어드레스(RA0∼RA11) 및 열 어드레스(CA0∼CA7)는 X-디코더(605) 및 Y-디코더(606)로 각각 제공된다.Burst controller 604 is a chip select signal ( ), Row address strobe signal ( ), Column address strobe signal ( ), Mode register write signal ( ), The latency (RL), cascade latency (CL), burst type (BT), and burst length (BL) information to accept various internal control signals related to data sensing operations (e.g., PSAE, PDIS, PPRE, PPZM, POE, etc.), signals for controlling the operation of burst counter 607 (e.g., count enable signal CNTE, etc.), generation of burst addresses BA0, BA1, and BA2 depending on the type of burst mode selected. Various control signals for controlling the control signal (which are well known to those skilled in the art to which the present invention pertains) will not be described here. The row addresses RA0 to RA11 and the column addresses CA0 to CA7 of the address buffer 601 are provided to the X-decoder 605 and the Y-decoder 606, respectively.

X-디코더(605)는 행 어드레스(RA0∼RA11)에 응답해서 행 선택 신호들(row selection signals)을 발생한다.The X-decoder 605 generates row selection signals in response to the row addresses RA0 through RA11.

Y-디코더(606)는 모드 레지스터(603)로부터의 버스트 타입 신호(열 선택 섹션)를 그리고 센스 앰프 제어기(610)로부터의 감지 동작의 횟수를 나타내는 플래그(PSSF)를 받아들여서 게이팅 제어 신호들(YA0∼YA15) 및(YB(0,0)∼YB(3,3))을 발생한다. 상기 열 어드레스 중의 하위 3 비트들(CA0, CA1 및 CA2)은 시작 버스트 어드레스(initial burst address)로서 버스트 카운터(607)로 제공된다.The Y-decoder 606 receives the burst type signal (column selection section) from the mode register 603 and a flag PSSF indicating the number of sensing operations from the sense amplifier controller 610 to obtain the gating control signals ( YA0 to YA15) and (YB (0,0) to YB (3,3)). The lower three bits CA0, CA1 and CA2 of the column address are provided to the burst counter 607 as an initial burst address.

이 실시예의 SB-MROM에서, 열 어드레스 스트로브 신호()는 독출 명령(read command)으로서 기능 한다. 본 발명에 대한 이해를 돕기 위해 본 발명과 관련한 중요한 용어들을 다음과 같이 정의한다. 먼저, "버스트 독출"이란 상기 독출 명령이 입력되는 때로부터 (즉, 열 어드레스 스트로브 신호()가 활성화되는 때로부터) 소정의 캐스 레이턴시(CL)가 경과한 후에 각 출력 패드를 통해 버스트 길이(BL)의 데이터 페이지들(data pages)이 소정의 순서대로 칩의 외부로 출력되는 것을 의미한다. 또, "캐스 레이턴시(CL)"란 상기 열 어드레스 스트로브 신호()가 활성화되는 때로부터 데이터 출력 버퍼(data ouput buffer)에서 유효한 데이터(valid data)가 출력될 때까지의 클럭 사이클 수를 나타내고, "버스트 길이(BL)"란 한 번의 독출 명령에 의해 연속적으로 출력되는 데이터 페이지들의 수를 말한다. "페이지"란 칩 외부로 출력되는 데이터 묶음(data bundle)을 의미하는 것으로, 여기서는, 더블 워드(double word)(즉, 32 비트) 데이터가 한 페이지로서 정의된다. 따라서, 이 실시예의 SB-MROM은 32 개의 데이터 출력 핀(DQ0∼DQ31)을 가진다.In the SB-MROM of this embodiment, the column address strobe signal ( ) Serves as a read command. In order to help the understanding of the present invention, important terms related to the present invention are defined as follows. First, " burst read " means from when the read command is input (i.e., a column address strobe signal ( Means that data pages having a burst length BL are output to the outside of the chip in a predetermined order through each output pad after a predetermined cascade latency CL has elapsed. . In addition, " cas latency CL " means the column address strobe signal ( ) Is the number of clock cycles from when the data is activated to when valid data is output from the data ouput buffer, and the "burst length BL" is continuously output by one read command. Refers to the number of data pages that are made. "Page" refers to a data bundle output to the outside of the chip. Here, double word (ie, 32 bit) data is defined as one page. Therefore, the SB-MROM of this embodiment has 32 data output pins DQ0 to DQ31.

버스트 독출은 데이터 출력 순서(data output sequence)에 따라서 두 가지의 모드 즉, 시퀀셜 모드 및 인터리브드 모드로 분류되는데, 4 및 8의 버스트 길이(BL)를 갖는 디바이스의 버스트 시퀀스는 다음의 표 1 및 2와 같다.Burst reading is classified into two modes according to the data output sequence, that is, sequential mode and interleaved mode. The burst sequence of a device having a burst length (BL) of 4 and 8 is shown in Table 1 and the following. Same as 2.

[표 1]TABLE 1

위에 표 1에서, 하나의 출력 핀(DQm)(여기서, m=0, 1, …, 또는 31)을 통해 출력될 4개의 데이터(D0, D1, D2, 그리고 D3)는 각각 0, 1, 2, 그리고 4로 표시되어 있고, 상기 4개의 데이터(D0, D1, D2, 그리고 D4) 중에서 최초로 출려될 데이터가 저장된 셀 즉, 출발점을 지정하는 시작 버스트 어드레스는 CA1 및 CA0로 표시되어 있다.In Table 1 above, the four data D0, D1, D2, and D3 to be output via one output pin DQm (where m = 0, 1,…, or 31) are 0, 1, 2, respectively. And 4, and a cell in which data to be first extracted from the four data D0, D1, D2, and D4 is stored, that is, a start burst address specifying a start point is indicated by CA1 and CA0.

[표 2]TABLE 2

위에 표 2에서, 하나의 출력 핀(DQm)(여기서, m=0, 1, …, 또는 31)을 통해 출력될 8개의 데이터(D0, D1, …, 그리고 D7)는 각각 0, 1, …, 그리고 7로 표시되어 있고, 상기 8개의 데이터(D0, D1, …, 그리고 D7) 중에서 최초로 출려될 데이터가 저장된 셀 즉, 출발점을 지정하는 시작 버스트 어드레스는 CA2, CA1 및 CA0로 표시되어 있다.In Table 2 above, eight data D0, D1,…, and D7 to be output through one output pin DQm (where m = 0, 1,…, or 31) are 0, 1,…, respectively. And 7, and a cell in which data to be first extracted from among the eight data D0, D1, ..., and D7, that is, a start burst address specifying a start point, is indicated by CA2, CA1, and CA0.

도 10은 도 1의 SB-MROM의 버스트 길이 8의 시퀀셜 버스트 독출 동작의 타이밍도이다. 도 10을 참조하여, 행 어드레스 스트로브 신호()가 활성화되는 경우 즉, 로우 상태로 되는 경우에는, 어드레스 버퍼(601)가 클럭 신호(CLK)의 상승 에지에서 행 어드레스(RA0∼RA11)을 래치한다. 또한, 상기 행 어드레스 스트로브 신호()는 행 억세스 및 프리챠지(row access and precharge)를 가능하게 한다. 열 어드레스 스트로브 신호()가 활성화되는 경우에는 어드레스 버퍼(601)가 클럭 신호(CLK)의 상승 에지에서 열 어드레스(CA0∼CA7)를 래치한다.10 is a timing diagram of a sequential burst read operation of burst length 8 of the SB-MROM of FIG. 1. 10, the row address strobe signal ( Is activated, that is, in a low state, the address buffer 601 latches the row addresses RA0 to RA11 at the rising edge of the clock signal CLK. In addition, the row address strobe signal ( ) Enable row access and precharge. Column address strobe signal ( Is activated, the address buffer 601 latches the column addresses CA0 to CA7 at the rising edge of the clock signal CLK.

도 10에 도시된 바와 같이, 클럭 신호(CLK)의 주기(tCK)는 15ns이고, 캐스 레이턴시(CL)가 5이며, 버스트 길이(BL)가 8이다. 독출 명령이 입력되는 때, 다시 말해, 열 어드레스 스트로브 신호()가 활성화되는 때로부터 5 클럭 사이클 이후에 데이터가 클럭에 따라서 8 번에 걸쳐 출력됨을 볼 수 있다. 따라서, 이 실시예의 SB-MROM의 상기 버스트 길이(BL)이 8(=23)이기 때문에 버스트 억세스를 위해서는 3 비트의 버스트 어드레스(BA0, BA1 및 BA2)가 필요하다는 것이 잘 이해될 것이다.As shown in FIG. 10, the period tCK of the clock signal CLK is 15 ns, the cascade latency CL is 5, and the burst length BL is 8. FIG. When a read command is input, that is, a column address strobe signal ( We can see that after 5 clock cycles, the data is output eight times according to the clock. Therefore, it will be understood that the burst accesses BA0, BA1 and BA2 of 3 bits are required for burst access since the burst length BL of the SB-MROM of this embodiment is 8 (= 2 3 ).

다시 도 1로 돌아가서, 버스트 카운터(607)는 3 비트의 열 어드레스(CA2, CA1 및 CA0)를 8 번의 버스트 억세스의 시작 어드레스로서 획득하고 그리고 상기 시작 버스트 어드레스와 버스트 타입에 따라서, 표 2에 도시된 바와 같이, 상기 버스트 억세스의 나머지를 위한 버스트 어드레스(BA0∼BA2)를 연속적으로 7 번에 걸쳐 발생한다. 설명의 편의상, 연속된 어드레스에 대응하는 8 개의 셀들 각각에 버스트 길이(BL) 8에 해당하는 8 비트 데이터(D0∼D7)의 각 비트들이 저장되어 있다고 하자. 표 2에서와 같이, 예를 들어, 시작 버스트 어드레스(CA2, CA1 및 CA0)가 3(=0112)이면, 시퀀셜 모드에서는 버스트 길이의 데이터(D0∼D7)이 D3→D4→D5→D6→D7→D0→D1→D2 순서로 출력되고, 인터리브드 모드에서는 D3→D2→D1→D0→D7→D6→D5→D4 순서로 출력된다.1 again, burst counter 607 obtains three bits of column addresses CA2, CA1 and CA0 as the start address of eight burst accesses and is shown in Table 2, depending on the start burst address and burst type. As described above, burst addresses BA0 to BA2 for the rest of the burst access are generated seven times in succession. For convenience of explanation, it is assumed that each bit of 8-bit data D0 to D7 corresponding to the burst length BL 8 is stored in each of eight cells corresponding to the consecutive addresses. As shown in Table 2, for example, when the start burst addresses CA2, CA1, and CA0 are 3 (= 011 2 ), in the sequential mode, the burst length data (D0-D7) is D3->D4->D5->D6->D7->D0->D1-> D2, and in interleaved mode, D3->D2->D1->D0->D7->D6->D5-> D4.

X-드라이버(608)은 상기 X-디코더(605)로부터의 상기 행 선택 신호들에 의해 선택된 워드 라인들을 구동한다.X-driver 608 drives word lines selected by the row select signals from the X-decoder 605.

Y-패스 게이트 회로(609)는 상기 Y-디코더(606)로부터의 게이팅 제어 신호들(YA0∼YA15, YB(0,0)∼YB(3,3))에 의해 선택된 셀들에 저장된 버스트 길이(BL)와 동일한 개수의 데이터 페이지들을 선택적으로 통과시킨다.The Y-pass gate circuit 609 has a burst length stored in cells selected by the gating control signals YA0 to YA15 and YB (0,0) to YB (3,3) from the Y-decoder 606. Selectively pass the same number of data pages as BL).

센스 앰프 제어기(610)는 상기 버스트 제어기(604)의 출력 신호들(PRE, PZM, PSAE, PDIS, POE, 등)(도시되지 않음)에 응답해서 프리챠지 제어 신호(PRE)(도시되지 않음), 이퀄라이징 제어 신호(PZM)(도시되지 않음), 디스챠지 제어 신호(DIS)(도시되지 않음), 센스 앰프 인에이블 신호() 등과 같은 센스 앰프 회로(611)의 감지 동작을 제어하기 위한 각종 제어 신호들을 발생한다. 또한, 상기 센스 앰프 제어기(610)는 데이터 출력 동작을 제어하기 위한 출력 인에이블 신호(OE) 및 감지 동작의 횟수를 나타내는 플래그(PSSF)를 발생한다.The sense amplifier controller 610 is a precharge control signal PRE (not shown) in response to the output signals PRE, PZM, PSAE, PDIS, POE, etc. (not shown) of the burst controller 604. , Equalizing control signal PZM (not shown), discharge control signal DIS (not shown), sense amplifier enable signal ( Generates various control signals for controlling the sensing operation of the sense amplifier circuit 611. In addition, the sense amplifier controller 610 generates an output enable signal OE for controlling the data output operation and a flag PSSF indicating the number of sensing operations.

센스 앰프 회로(611)는 선택된 비트 라인들(도시되지 않음) 상의 데이터를 감지해서 증폭한다.The sense amplifier circuit 611 senses and amplifies data on selected bit lines (not shown).

버스트 어드레스 디코더(612)는 버스트 카운터(607)로부터의 버스트 어드레스(BA0∼BA2)를 받아들여서 래치 선택 신호들(PDOT0, PDOT1, PSOL0∼PSOL7)을 발생한다.The burst address decoder 612 receives the burst addresses BA0 to BA2 from the burst counter 607 and generates latch select signals PDOT0, PDOT1, and PSOL0 to PSOL7.

이상의 설명으로부터 알 수 있는 바와 같이, 모드 레지스터(603), 버스트 제어기(604), 버스트 카운터(607) 및 버스트 어드레스 디코더(612)는 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 시퀀셜 모드와 인터리브드 모드간의 선택에 따라서 시작 버스트 어드레스(CA0, CA1 및 CA2)에 기초한 버스트 어드레스(BA0, BA1 및 BA2)를 발생함과 아울러 버스트 독출 동작을 위한 모드 제어를 수행한다.As can be seen from the above description, the mode register 603, the burst controller 604, the burst counter 607, and the burst address decoder 612 accept k bits in the column address as the starting burst address, and interleave with the sequential mode. The burst addresses BA0, BA1, and BA2 based on the start burst addresses CA0, CA1, and CA2 are generated according to the selection between the card modes, and the mode control for the burst read operation is performed.

한편, 버스트 길이가 8이고 데이터 폭이 ×32인 본 실시예의 SB-MROM에서의 버스트 독출을 위해서는, 8 개의 페이지들(=8×32=256 비트)의 데이터가 한 번에 한 페이지 즉, 32 비트씩 8 회에 걸쳐 출력되어야 하므로, 한 번의 독출 동작 동안에 256 비트 데이터에 대한 감지가 필요하다. 이를 위해, 매 비트 라인 마다 하나의 감지 증폭기가 할당되는 DRAM에서와 같이, 센스 앰프 회로(611)이 256 개의 감지 증폭기로 구성되도록 하면 1 회의 감지 동작만으로 256 비트 데이터에 대한 감지가 가능해진다. 그러나, 감지 증폭기로서 차동 증폭기(differential amplifier)를 사용하는 MROM 기술에서, 256 개의 감지 증폭기들을 사용하는 것은 레이아웃의 제한, 감지 동작 시의 큰 소비 전류 등과 같은 문제점들로 인해 현실적으로 거의 불가능한 것으로 알려져 있다. 따라서, 본 실시예에서는, 센스 앰프 회로(611)를 128 개의 감지 증폭기로 구성하고, 이 증폭기들을 이용하여 한 번의 독출 동작 동안에 256 비트 즉, 8 페이지의 데이터를 감지한다. 그 결과, 한 번의 독출 동작 동안에 2 번의 데이터 감지 동작이 필요하다. 이와는 다르게, 예를 들어, 64 개의 감지 증폭기가 사용될 수도 있다. 이 경우에는, 물론 한 번의 독출 동작 동안에 4 번의 데이터 감지 동작이 수행되어야 한다는 것이 잘 이해될 것이다.On the other hand, for burst reading in the SB-MROM of this embodiment having a burst length of 8 and a data width of x32, eight pages (= 8x32 = 256 bits) of data are one page at a time, that is, 32 Since it must be output eight times each bit, detection of 256-bit data is required during one read operation. To this end, as in a DRAM in which one sense amplifier is allocated to each bit line, if the sense amplifier circuit 611 is configured with 256 sense amplifiers, it is possible to sense 256 bit data with only one sensing operation. However, in MROM technology using a differential amplifier as a sense amplifier, it is known that using 256 sense amplifiers is practically impossible due to problems such as limitation of layout, large current consumption in sensing operation, and the like. Therefore, in the present embodiment, the sense amplifier circuit 611 is composed of 128 sense amplifiers, and these amplifiers sense 256 bits or 8 pages of data during one read operation. As a result, two data sensing operations are required during one read operation. Alternatively, for example, 64 sense amplifiers may be used. In this case, it will of course be understood that four data sensing operations must be performed during one read operation.

데이터 래치 회로(613)는 8 개의 페이지들의 데이터를 래치하기 위해서 256 개의 래치 소자를 구비하며, 버스트 어드레스 디코더(612)로부터의 래치 선택 신호들(PDOT0, PDOT1, PSOL0∼PSOL7)에 응답하여 센스 앰프 회로(611)로부터의 8 페이지의 데이터를 래치함과 아울러 상기 래치된 데이터를 페이지 단위로 데이터 출력 버퍼(614)로 제공한다.The data latch circuit 613 has 256 latch elements for latching data of eight pages, and sense amplifiers in response to the latch select signals PDOT0, PDOT1, PSOL0 to PSOL7 from the burst address decoder 612. The data of the eight pages from the circuit 611 is latched and the latched data is provided to the data output buffer 614 in units of pages.

데이터 출력 버퍼 회로(614)는 32 개의 버퍼 소자로 구성되며, 센스 앰프 제어기(610)로부터의 출력 제어 신호(OE)에 응답하여 데이터를 1 페이지씩 출력한다. 상기 버퍼(614)로부터의 데이터는 출력 패드(615) 및 데이터 핀(DQ1∼DQ31)을 통해 외부로 출력된다.The data output buffer circuit 614 is composed of 32 buffer elements, and outputs data page by page in response to the output control signal OE from the sense amplifier controller 610. Data from the buffer 614 is output to the outside through the output pad 615 and the data pins DQ1 to DQ31.

도 2는 Y-디코더(606)의 회로 구성을 보여주고 있다. 도 2를 참조하면, Y-디코더(606)는 YA-디코더(1011) 및 YB-디코더(1012)를 구비하고 있다. 상기 YA 디코더(1011)는 상위 4 비트의 열 어드레스(CA7∼CA4)를 받아들이고 그들을 디코딩 해서 16 개의 YA 게이팅 제어 신호들(YA0∼YA15)을 발생한다. 상기 YB 디코더(1012)는 시작 버스트 어드레스를 포함하는 하위 4 비트의 열 어드레스(CA3∼CA0), 모드 레지스터(603)로부터의 버스트 타입 신호(열 선택 섹션) 및 센스 앰프 제어기(610)로부터의 플래그(PSSF)를 받아들이고 그들을 디코딩 해서 16 개의 YB 게이팅 제어 신호들(YB(i,j), 여기서, i = 0∼3, j = 0∼3)를 발생한다. 상기 게이팅 제어 신호들(YA0∼YA15 및 YB(i,j))는 Y-패스 게이트 회로(609) 또는 대응하는 Y-패스 게이트 블럭(609')(이에 대해서는 추후 설명됨)로 제공된다.2 shows a circuit configuration of the Y-decoder 606. 2, the Y-decoder 606 includes a YA-decoder 1011 and a YB-decoder 1012. The YA decoder 1011 receives the high order 4 bits of column addresses CA7 to CA4 and decodes them to generate 16 YA gating control signals YA0 to YA15. The YB decoder 1012 has a lower four-bit column address CA3 to CA0 including a start burst address, a burst type signal (column selection section) from the mode register 603, and a flag from the sense amplifier controller 610. (PSSF) is taken and decoded to generate 16 YB gating control signals YB (i, j), where i = 0-3, j = 0-3. The gating control signals YA0 to YA15 and YB (i, j) are provided to a Y-pass gate circuit 609 or a corresponding Y-pass gate block 609 '(described later).

도 2에 도시된 바와 같이, 상기 YB 디코더(1012)는 상기 플래그(PSSF) 및 2 비트 열 어드레스(CA3 및 CA2)를 디코딩 해서 제 1의 프리디코딩 된 어드레스 신호들(A,, B 및)를 발생하는 제 1의 YB 프리디코더(1021)와, 상기 버스트 타입 신호(열 선택 섹션) 및 시작 버스트 어드레스의 하위 2 비트들(CA1 및 CA0)을 디코딩 해서 제 2의 프리디코딩 된 어드레스 신호들(C,, D 및)를 발생하는 제 2의 YB 프리디코더(1022)를 구비하고 있다. 상기 YB 프리디코더(1022)는 시작 버스트 어드레스의 하위 2 비트들(CA1 및 CA0) 및 버스트 타입 신호(열 선택 섹션)를 받아들이고, 시퀀셜 모드가 선택될 때 상기 받아들여진 신호들을 디코딩 하여 제 2의 프리디코딩 된 어드레스 신호들(C,, D 및)을 발생하며, 인터리브드 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코딩 된 어드레스 신호들로서 발생한다. 또, 상기 YB 디코더(6012)는 상기 프리디코더들(1021 및 1022)의 출력들(A,, B,, C,, D 및)을 받아들여서 디코딩 하는 것에 의해 상기 게이팅 제어 신호들(YB(i,j))를 발생하는 YB 메인 디코더(1023)를 더 구비하고 있다.As shown in FIG. 2, the YB decoder 1012 decodes the flag PSSF and the two bit column addresses CA3 and CA2 to decode the first predecoded address signals A,. , B and A first YB predecoder 1021, and a second predecoded address signal by decoding the burst type signal (column selection section) and the lower two bits CA1 and CA0 of the start burst address. (C, , D and 2nd YB predecoder 1022 which generate | occur | produces) is provided. The YB predecoder 1022 accepts the lower two bits of the start burst address (CA1 and CA0) and the burst type signal (column selection section), and decodes the accepted signals when the sequential mode is selected to obtain a second free. Decoded address signals C, , D and And preset address signals as the second predecoded address signals when the interleaved mode is selected. In addition, the YB decoder 6012 may output the outputs A of the predecoders 1021 and 1022. , B, , C, , D and ) Is further provided with a YB main decoder 1023 for generating the gating control signals YB (i, j) by receiving and decoding.

도 3은 제 1의 YB 프리디코더(1021)의 상세한 회로 구성을 보여주고 있다. 상기 도면에 도시된 바와 같이, 상기 제 1 YB 프리디코더(1021)는 인버터들(1101, 1102, 1103, 1105 및 1106)과 XOR 게이트(1104)로 구성된다. 디코딩 된 어드레스 신호들(A 및)의 로직 레벨들은 열 어드레스 비트(CA3)의 논리 값에 의해 결정된다. 디코딩 된 어드레스 신호(B 및)의 로직 레벨들은 플래그(PSSF) 및 시작 버스트 어드레스의 최상위 비트(CA2)의 논리 값에 의해 결정된다. 도 10에 도시된 바와 같이, 1 차 감지 구간(T21) 동안에 상기 플래그(PSSF)는 로우 레벨의 비활성 상태로 되는 반면에, 2 차 감지 구간(T22) 동안에는 하이 레벨의 활성 상태로 된다.3 shows a detailed circuit configuration of the first YB predecoder 1021. As shown in the figure, the first YB predecoder 1021 is composed of inverters 1101, 1102, 1103, 1105 and 1106 and an XOR gate 1104. Decoded address signals A and Logic levels are determined by the logical value of the column address bit CA3. Decoded address signal (B and Logic levels are determined by the flag PSSF and the logical value of the most significant bit CA2 of the start burst address. As shown in FIG. 10, the flag PSSF is in a low level inactive state during the primary sensing period T21, while the flag PSSF is in a high level active in the second sensing period T22.

도 4는 제 2의 YB 프리디코더(1022)의 상세한 회로 구성을 보여주고 있다. 도시된 바와 같이, 상기 제 2의 YB 프리디코더(1022)는 인버터들(1201, 1203, 1204, 1206 및 1207)과 NAND 게이트들(1202 및 1205)로 구성된다. 시퀀셜 모드 동안에 버스트 타입 신호(MDST)는 로우 레벨로 되는 반면에 인터리브드 모드 동안에는 하이 레벨로 된다. 시퀀셜 모드 동안에는 버스트 타입 신호(MDST)가 로우 레벨이므로 디코딩 된 어드레스 신호들(C 및 D)의 논리 레벨들은 각각 시작 버스트 어드레스의 하위 2 비트들(CA1 및 CA0)의 그것들과 동일하다. 그러나, 인터리브드 모드 동안에는 버스트 타입 신호(MDST)가 하이 레벨이므로 NAND 게이트들(1202 및 1205)의 각 출력들 하이 레벨로 된다. 그 결과, 디코딩 된 어드레스 신호들(C 및 D)의 각 논리 레벨들 로우 레벨로 된다. 바꾸어 말하면, 상기 프리디코더(1022)는 시퀀셜모드 동안에 시작 버스트 어드레스의 하위 2 비트들(CA1 및 CA0)를 통과시키는 반면에 인터리브드 모드 동안에는 비트들(CA1 및 CA0)이 메인 디코더(1023)으로 전달되는 것을 막음으로써 디코딩 된 어드레스 신호들(C 및 D)이 비트들(CA1 및 CA0)의 논리 값에 상관없이 0의 값을 갖도록 한다.4 shows a detailed circuit configuration of the second YB predecoder 1022. As shown, the second YB predecoder 1022 is comprised of inverters 1201, 1203, 1204, 1206, and 1207 and NAND gates 1202 and 1205. The burst type signal MDST goes low during sequential mode, while it goes high during interleaved mode. Since the burst type signal MDST is low level during sequential mode, the logic levels of the decoded address signals C and D are the same as those of the lower two bits CA1 and CA0 of the start burst address, respectively. However, during the interleaved mode, since the burst type signal MDST is at the high level, the respective outputs of the NAND gates 1202 and 1205 are at the high level. As a result, the respective logic levels of the decoded address signals C and D go low. In other words, the predecoder 1022 passes the lower two bits CA1 and CA0 of the start burst address during sequential mode while the bits CA1 and CA0 are passed to the main decoder 1023 during the interleaved mode. This prevents the decoded address signals C and D from having a value of zero regardless of the logical value of the bits CA1 and CA0.

도 5는 도 2에 도시된 YB 메인 디코더(1023)의 상세 회로도이다. 도시된 바와 같이, 상기 YB 메인 디코더(1023)는 4 개의 디코더 섹션들(1301, 1302, 1303 및 1304)로 구성된다. 섹션(1301)은 NAND 게이트들(1311∼1319), 인버터들(1320∼1325, 1327 및 1328) 그리고 NOR 게이트(1326)으로 구성된다. 나머지 섹션들(1302, 1303 및 1304) 각각도 상기 섹션(1301)과 동일한 구성을 가진다. 하지만, 상기 각 섹션들의 입력 단자들로 인가되는 입력 신호들 및 그들의 출력 단자들로부터 출력되는 게이팅 제어 신호들은 도시된 바와 같이 서로 상이하다. 섹션(1301)은 게이팅 제어 신호들(YB(i,0), 여기서 i=0∼3)을 발생하고, 섹션(1302)는 게이팅 제어 신호들(YB(i,1))을 발생한다. 또, 섹션(1303)은 게이팅 제어 신호들(YB(i,2))를 발생하고, 섹션(1304)는 게이팅 제어 신호들(YB(i,3))을 발생한다.5 is a detailed circuit diagram of the YB main decoder 1023 shown in FIG. As shown, the YB main decoder 1023 is comprised of four decoder sections 1301, 1302, 1303, and 1304. Section 1301 is composed of NAND gates 1311-1319, inverters 1320-1325, 1327 and 1328 and NOR gate 1326. Each of the remaining sections 1302, 1303, and 1304 also has the same configuration as the section 1301. However, the input signals applied to the input terminals of the respective sections and the gating control signals output from their output terminals are different from each other as shown. Section 1301 generates gating control signals YB (i, 0), where i = 0-3, and section 1302 generates gating control signals YB (i, 1). In addition, section 1303 generates gating control signals YB (i, 2) and section 1304 generates gating control signals YB (i, 3).

도 6은 도 1에 도시된 SB-MROM의 버스트 독출 동작 동안에 하나의 출력 패드와 관련한 데이터 출력 경로 상의 회로들을 보여주고 있다. 비록 상기 도면에는 상세히 도시되어 있지 않지만 하나의 출력 패드(615') 또는 출력 핀(DQm)에는 256 개의 열들(columns)을 갖는 하나의 셀 블럭이 대응된다. 상기 도면에서, 참조 번호 600-1은 1 차 감지 동작 동안에 감지되는 한 세트의 데이터(D0∼D3)를 예시하고, 600-2는 2 차 감지 동작 동안에 감지되는 다른 세트의 데이터(D4∼D7)을 예시하고 있다. 하나의 출력 패드(615')에 대응하는 8 개의 선택된 셀들에 저장된 버스트 길이의 데이터(D0∼D7)은 Y-패스 게이트 블럭(609')에 의해 2 회에 걸쳐 4 개의 감지 증폭기들(SA0∼SA3)로 구성되는 센스 앰프 블럭(611')으로 제공된다. 상기 Y-패스 게이트 블럭(609')은 제 1 및 제 2의 Y-패스 게이트 서브 블럭들(609a 및 609b)로 구성되는데, 이들에 대해서는 추후 상세히 설명한다.FIG. 6 shows circuits on the data output path associated with one output pad during the burst read operation of the SB-MROM shown in FIG. 1. Although not shown in detail in the figure, one cell block having 256 columns corresponds to one output pad 615 'or output pin DQm. In the figure, reference numeral 600-1 illustrates one set of data D0 to D3 sensed during the primary sensing operation, and 600-2 illustrates another set of data D4 to D7 sensed during the secondary sensing operation. To illustrate. Burst length data D0 to D7 stored in the eight selected cells corresponding to one output pad 615 'are transmitted twice by four sense amplifiers SA0 to D4 by the Y-pass gate block 609'. A sense amplifier block 611 'composed of SA3) is provided. The Y-pass gate block 609 'is composed of first and second Y-pass gate subblocks 609a and 609b, which will be described in detail later.

래치 블럭(613')은 버스트 길이의 데이터를 래치하기 위한 8 개의 래치 소자들(L0∼L7)을 구비하고 있다. 상기 래치 블럭(613')은 게이트 소자들로서 8 개의 입력 선택 트랜지스터들(Q701∼Q708)을 더 구비하고 있다. 상기 선택 트랜지스터들(Q701∼Q708)은 버스트 어드레스 디코더(612)로부터의 입력 선택 신호들(PDOT0 및 PDOT1)에 응답해서 센스 앰프 블럭(611')으로부터의 각 4 비트 데이터를 한 그룹의 래치 소자들(L0∼L3) 및 다른 그룹의 래치 소자들(L4∼L7)로 교대로 제공한다. 또, 상기 래치 블럭(613')은 게이트 소자들로서 8 개의 출력 선택 트랜지스터들(Q709, Q710, …, Q713)을 더 구비하고 있다. 상기 선택 트랜지스터들(Q709∼Q713)은 상기 버스트 어드레스 디코더(612)로부터의 출력 선택 신호들(PSOL0∼PSOL7)에 응답하여 상기 래치 소자들(L0∼L7)에 의해 래치된 8 비트 데이터(D0∼D7)를 표 2에 나타낸 버스트 순서에 따라서 대응하는 출력 버퍼 소자(614)로 1 비트씩 출력한다.The latch block 613 'includes eight latch elements L0 to L7 for latching burst length data. The latch block 613 'further includes eight input selection transistors Q701 to Q708 as gate elements. The select transistors Q701 to Q708 receive a group of latch elements for each 4-bit data from the sense amplifier block 611 'in response to the input select signals PDOT0 and PDOT1 from the burst address decoder 612. Alternately, L0 to L3 and other groups of latch elements L4 to L7 are provided. The latch block 613 'further includes eight output select transistors Q709, Q710, ..., Q713 as gate elements. The selection transistors Q709 to Q713 are 8-bit data D0 to latched by the latch elements L0 to L7 in response to the output selection signals PSOL0 to PSOL7 from the burst address decoder 612. D7) is output bit by bit to the corresponding output buffer element 614 in the burst order shown in Table 2.

도 6에서, 간략한 도시를 위해, 래치 블럭(613')의 게이트 소자들로서 트랜지스터들(Q701∼Q713)이 도시되어 있어나, 상기 트랜지스터들(Q701∼Q713) 대신에 CMOS 전달 게이트들(transmission gates)이나 3-상태 인버터들(3-state inverters)가 사용되는 것이 더 바람직하다는 것을 이 기술 분야에 대한 통상적인 지식을 가진 자들은 잘 이해할 수 있을 것이다.In FIG. 6, for the sake of simplicity, transistors Q701-Q713 are shown as gate elements of latch block 613 ', but CMOS transmission gates instead of transistors Q701-Q713. It will be well understood by those skilled in the art that three-state inverters are more preferred to be used.

다시 표 2를 참조하면, 인터리브드 모드에서, 버스트 길이의 데이터(D0∼D7)는 시작 버스트 어드레스의 최상위 비트 CA2와 관련하여 2 개의 세트로 구분될 수 있다. 즉, 시작 버스트 어드레스의 최상위 비트(MSB) CA2가 0인 경우에는 버스트 길이 8의 데이터(D7∼D0)의 하위 4 비트 데이터(D0∼D3)가 첫 번째에서 네 번째로 출력된 후 상위 4 비트 데이터(D5∼D7)가 다섯 번째에서 여덟 번째로 출력되고, CA2가 1인 경우에는 위와 반대의 순서로 출력된다.Referring back to Table 2, in interleaved mode, burst length data D0 to D7 may be divided into two sets with respect to the most significant bit CA2 of the start burst address. That is, if the most significant bit (MSB) CA2 of the start burst address is 0, the lower 4 bits of data D7 to D0 of the burst length 8 are outputted from the first to fourth, and then the higher 4 bits. The data D5 to D7 are output from the fifth to eighth, and in the case of CA2, the output is performed in the reverse order.

도 6에 도시된 Y-패스 게이트 블럭(609') 내의 제 2의 Y-패스 게이트 서브 블럭(609b)은 하나의 감지 증폭기(SAy; 여기서 y=0, 1, 2, 또는 3)가 5의 캐스 레이턴시(CL) 동안에 2 회의 감지를 수행할 수 있도록 하기 위해 도 7에 도시된 바와 같은 회로 구성을 가진다. 도 8a 및 8b는 도 7의 제 2의 Y-패스 게이트 서브 블럭(609b)을 제어하기 위한 게이팅 제어 신호들(YB(0,0)∼YB(3,3))의 타이밍도이며, 도 8a는 시퀀셜 버스트 독출 동작인 경우를 그리고 도 8b는 인터리브드 버스트 독출 동작인 경우를 보여주고 있다.The second Y-pass gate subblock 609b in the Y-pass gate block 609 'shown in FIG. 6 has one sense amplifier (SAy; where y = 0, 1, 2, or 3) In order to be able to perform two sensings during the cascade latency CL, it has a circuit configuration as shown in FIG. 7. 8A and 8B are timing diagrams of gating control signals YB (0,0) to YB (3,3) for controlling the second Y-pass gate subblock 609b of FIG. 7, and FIG. 8A Shows a case of a sequential burst read operation and FIG. 8B shows a case of an interleaved burst read operation.

도 8a에 도시된 바와 같이, 시퀀셜 모드에서, 시작 어드레스(CA2, CA1 및 CA0)가 3(또는 7)인 경우, 1 차 감지 구간 (T21) 동안에 데이터 D3, D4, D5 및 D6(또는 D7, D0, D1 및 D2)의 감지를 위해 게이팅 제어 신호들(YB(i',3), YB(i",0), YB(i",1) 및 YB(i",2)(여기서, i'=0∼3, i"=0∼3, i'≠i"))이 활성화된다. 다음의 2 차 감지 구간 (T22) 동안에는 데이터 D7, D0, D1 및 D2(또는 D3, D4, D5 및 D6)의 감지를 위해 게이팅 제어 신호들 (YB(i",3), Y(i',0), Y(i',1) 및 Y(i',2)(여기서, i'=0∼3, i"=0∼3, i'≠i"))이 활성화된다. 감지 구간 (T2) 동안에, 다른 게이팅 제어 신호들(Y(i,j))은 비활성 상태 즉, 로우 레벨로 유지된다.As shown in FIG. 8A, in the sequential mode, when the start addresses CA2, CA1, and CA0 are 3 (or 7), the data D3, D4, D5, and D6 (or D7, during the first sensing interval T21). Gating control signals YB (i ', 3), YB (i ", 0), YB (i", 1) and YB (i ", 2), where i for sensing D0, D1 and D2 '= 0-3, i "= 0-3, i' ≠ i")) is activated. During the next secondary sensing interval T22, data D7, D0, D1 and D2 (or D3, D4, D5 and G6 control signals YB (i ", 3), Y (i ', 0), Y (i', 1) and Y (i ', 2) (where i' = 0 to 3, i "= 0 to 3, i '≠ i")) is activated. During the sensing period T2, the other gating control signals Y (i, j) remain inactive, i.e., at a low level.

도 8a에 도시된 바와 같이, 시퀀셜 모드에서, 시작 어드레스(CA2, CA1 및 CA0)가 3(또는 7)인 경우, 1 차 감지 구간(T21) 동안에 데이터 D3, D4, D5 및 D6(또는 D7, D0, D1 및 D2)의 감지를 위해 게이팅 제어 신호들 YB(i',3), YB(i",0), YB(i",1) 및 YB(i",2)(여기서, i'=0∼3, i"=0∼3, i'≠i")가 활성화된다. 다음의 2 차 감지 구간(T22) 동안에는 데이터 D7, D0, D1 및 D2(또는 D3, D4, D5 및 D6)의 감지를 위해 게이팅 제어 신호들 YB(i",3), Y(i',0), Y(i',1) 및 Y(i',2)(여기서, i'=0∼3, i"=0∼3, i'≠i")가 활성화된다. 감지 구간(T2) 동안에, 다른 게이팅 제어 신호들(Y(i,j))은 비활성 상태 즉, 로우 레벨로 유지된다.As shown in FIG. 8A, in the sequential mode, when the start addresses CA2, CA1, and CA0 are 3 (or 7), the data D3, D4, D5, and D6 (or D7, during the primary sensing interval T21). Gating control signals YB (i ', 3), YB (i ", 0), YB (i", 1) and YB (i ", 2), where i' for sensing D0, D1 and D2 = 0 to 3, i "= 0 to 3, i '≠ i") is activated. Data D7, D0, D1 and D2 (or D3, D4, D5 and D6) during the next secondary sensing interval T22. Gating control signals YB (i ", 3), Y (i ', 0), Y (i', 1) and Y (i ', 2), where i' = 0 to 3, i "= 0-3, i '≠ i") is activated. During the sensing period T2, the other gating control signals Y (i, j) remain inactive, i.e., at a low level.

도 8b에 도시된 바와 같이, 인터리브드 모드에서, 시작 어드레스(CA2, CA1 및 CA0)가 3(또는 7)인 경우, 1 차 감지 구간(T21) 동안에 데이터 D3, D2, D1 및 D0(또는 D7, D6, D5 및 D4)의 감지를 위해 게이팅 제어 신호들 YB(i',0), YB(i',1), YB(i',2) 및 YB(i',3)(여기서, i'=0∼3)이 활성화된다. 다음의 2 차 감지 구간(T22) 동안에는 데이터 D7, D6, D5 및 D4(또는 D3, D2, D1 및 D0)의 감지를 위해 게이팅 제어 신호들 (YB(i",0), Y(i",1), Y(i",2) 및 Y(i",3)(여기서, i"=0∼3)이 활성화된다. 감지 구간(T2) 동안에, 다른 게이팅 제어 신호들(Y(i,j))은 비활성 상태 즉, 로우 레벨로 유지된다.As shown in FIG. 8B, in the interleaved mode, when the start addresses CA2, CA1, and CA0 are 3 (or 7), the data D3, D2, D1, and D0 (or D7) during the primary sensing interval T21. Gating control signals YB (i ', 0), YB (i', 1), YB (i ', 2) and YB (i', 3), where i for the detection of D6, D5 and D4 '= 0 to 3) is activated. Gating control signals YB (i ", 0), Y (i", for sensing data D7, D6, D5 and D4 (or D3, D2, D1 and D0) during the next secondary sensing period T22. 1), Y (i ", 2) and Y (i", 3) (where i "= 0 to 3) are activated. During the sensing period T2, other gating control signals Y (i, j )) Remains inactive, i.e., at a low level.

도 9는 도 7에 도시된 Y-패스 게이트 블럭(609')의 상세한 회로 구성을 보여주고 있다. 도 9를 참조하면, 상기 Y-패스 게이트 블럭(609')은 제 1 및 제 2의 Y-패스 게이트 서브 블럭들(609a 및 609b)로 구성된다. 상기 제 1의 게이트 서브 블럭(609a)은 4 개의 열 선택 섹션들(1421, 1422, 1423 및 1424)로 구성된다. 상기 열 선택 섹션들(1421∼1424) 각각은 도 2에 도시된 YA 디코더(1011)로부터의 게이팅 제어 신호들(YA0∼YA15)에 응답해서 64 개의 셀들 중에서 4 개의 셀들을 선택한다. 또, 각 섹션(예컨대, 1421)은, 도시된 바와 같이, 4 개의 세그멘트들(1431, 1432, 1433 및 1434)로 구성된다. 상기 세그멘트들(1431∼1434) 각각은 16 개의 스위칭 소자들(예를 들면, MOS 트랜지스터들, CMOS 전달 게이트들, 또는 3-상 인버터들)(예컨대, Q1401∼Q1403)로 구성되고, 상기 게이팅 제어 신호들(YA0∼YA15)에 응답해서 16 개의 셀들 중에서 하나의 셀을 선택한다. 상기 제 2의 Y-패스 게이트 서브 블럭(609b) 역시 4 개의 열 선택 섹션들(1441, 1442, 1443 및 1444)로 구성된다. 상기 제 2의 Y-패스 게이트 서브 블럭(609b)의 각 섹션(1441, 1442, 1443, 또는 1444)은 도 2에 도시된 YB 디코더(1012)로부터의 4 개의 게이팅 제어 신호들(YB(0,j), YB(1,j), YB(2,j), 또는 YB(3,j), 여기서 j=1∼3)에 응답해서 상기 제 1의 Y-패스 게이트 서브 블럭(609)의 대응하는 섹션(예컨대, 1421)에 의해 선택된 4 개의 셀들 중에서 하나의 셀을 선택한다. 상기 제 2의 Y-패스 게이트 서브 블럭(609b)의 상기 각 섹션(1441, 1442, 1443, 또는 1444)에 의해 선택된 하나의 셀은 대응하는 감지 증폭기(SA0, SA1, SA2, 또는 SA3)와 전기적으로 연결된다. 구체적으로, 섹션(1441)는 게이팅 제어 신호들(YB(0,j), 여기서 j=1∼3)에 응답해서 섹션(1421)에 의해 선택된 4 개의 셀들 중의 하나가 대응하는 감지 증폭기(SA1)과 전기적으로 연결되도록 한다. 섹션(1442)는 게이팅 제어 신호들(YB(1,j), 여기서 j=1∼3)에 응답해서 섹션(1422)에 의해 선택된 4 개의 셀들 중의 하나가 대응하는 감지 증폭기(SA1)과 전기적으로 연결되도록 한다. 섹션(1443)은 게이팅 제어 신호들(YB(2,j), 여기서 j=1∼3)에 응답해서 섹션(1423)에 의해 선택된 4 개의 셀들 중의 하나가 대응하는 감지 증폭기(SA2)와 전기적으로 연결되도록 한다. 마지막으로, 섹션(1444)는 게이팅 제어 신호들(YB(3,j), 여기서 j=1∼3)에 응답해서 섹션(1424)에 의해 선택된 4 개의 셀들 중의 하나가 감지 증폭기(SA3)과 전기적으로 연결되도록 한다.FIG. 9 shows a detailed circuit configuration of the Y-pass gate block 609 'shown in FIG. Referring to FIG. 9, the Y-pass gate block 609 ′ is composed of first and second Y-pass gate subblocks 609a and 609b. The first gate subblock 609a is composed of four column select sections 1421, 1422, 1423, and 1424. Each of the column selection sections 1421-1424 selects four cells from the 64 cells in response to the gating control signals YA0-YA15 from the YA decoder 1011 shown in FIG. 2. In addition, each section (eg, 1421) is comprised of four segments 1431, 1432, 1433, and 1434, as shown. Each of the segments 1431 to 1434 is composed of 16 switching elements (eg, MOS transistors, CMOS transfer gates, or three-phase inverters) (eg, Q1401 to Q1403), and the gating control One cell is selected from the 16 cells in response to the signals YA0 to YA15. The second Y-pass gate subblock 609b is also composed of four column select sections 1441, 1442, 1443 and 1444. Each section 1441, 1442, 1443, or 1444 of the second Y-pass gate subblock 609b includes four gating control signals YB (0, 0) from the YB decoder 1012 shown in FIG. 2. j), corresponding to the first Y-pass gate subblock 609 in response to YB (1, j), YB (2, j), or YB (3, j), where j = 1 to 3). One cell is selected from the four cells selected by the section (eg, 1421). One cell selected by each section 1441, 1442, 1443, or 1444 of the second Y-pass gate subblock 609b is electrically connected with a corresponding sense amplifier SA0, SA1, SA2, or SA3. Is connected. Specifically, section 1441 is the sense amplifier SA1 to which one of four cells selected by section 1421 corresponds to gating control signals YB (0, j), where j = 1 to 3. To be electrically connected. Section 1442 is electrically connected to a sense amplifier SA1 corresponding to one of four cells selected by section 1422 in response to gating control signals YB (1, j), where j = 1-3. To be connected. Section 1443 is electrically connected with a sense amplifier SA2 corresponding to one of four cells selected by section 1423 in response to gating control signals YB (2, j), where j = 1-3. To be connected. Finally, section 1444 is connected to sense amplifier SA3 with one of the four cells selected by section 1424 in response to gating control signals YB (3, j), where j = 1-3. To be connected.

위와 같은 디코딩 스킴에 의하면, 데이터 세트들 중에서 시작 버스트 어드레스에 대응하는 데이터가 포함된 하나로부터 소정의 버스트 순서에 따라서 버스트 길이의 데이터가 감지 증폭기들(SA0∼SA3)에 의해 차례로 감지된다. 그 결과, 시퀀셜 모드에서, 비록 시작 어드레스(CA2, CA1, CA0)가 3(또는 7)이라 하더라도, 1 차 감지 구간(T21) 동안에 데이터 D3, D4, D5 및 D6(또는 D7, D0, D1 및 D2)가 동시에 감지되어서 래치 블럭(613')으로 전달된다. 이어지는 2 차 감지 구간(T22) 동안에는 데이터 D7, D0, D1 및 D2(또는 D3, D4, D5 및 D6)가 동시에 감지되어서 래치 블럭(613')으로 전달된다. 이렇게 래치된 8 비트 데이터 D3, D4, D5, D6, D7, D0, D1 및 D2(또는 D7, D0, D1, D2, D3, D4, D5 및 D6)가 이 순서대로 대응하는 출력 패드(615')을 통해 1 비트씩 출력된다.According to the above decoding scheme, burst length data is sequentially sensed by the sense amplifiers SA0 to SA3 from one of the data sets including data corresponding to the start burst address. As a result, in sequential mode, even if the start address CA2, CA1, CA0 is 3 (or 7), the data D3, D4, D5 and D6 (or D7, D0, D1 and D1) during the first detection interval T21. D2) is sensed at the same time and transferred to the latch block 613 '. During the subsequent secondary sensing period T22, data D7, D0, D1 and D2 (or D3, D4, D5 and D6) are simultaneously sensed and transferred to the latch block 613 '. The 8-bit data D3, D4, D5, D6, D7, D0, D1 and D2 (or D7, D0, D1, D2, D3, D4, D5, and D6) thus latched correspond to the output pads 615 'in this order. ) Is output by 1 bit.

이 실시예에 따르면, 버스트 길이 8의 인터리브드 모드는 물론 시퀀셜 모드에서도, 예를 들어, 시작 어드레스(CA2, CA1 및 CA0)가 3(또는 7)이더라도 버스트 독출을 위한 감지 구간은 시간 구간(T2)가 될 수 있다. 왜냐하면, 다섯 번째로 출력되는 데이터 즉, 2 차 감지 동작에 의해서 첫 번째로 출력되는 데이터 D7(또는 D3)의 출력 시점 이전까지만 2 차 감지 동작(이 감지 동작에 의해 4 비트 데이터 D4∼D7(또는 D0∼D3)가 감지됨)이 완료될 수 있으면 되기 때문이다. 따라서, 시퀀셜 모드에서의 버스트 독출을 위한 감지 구간은 시간 구간 T2가 될 수 있다. 결국, 이 실시예의 디코딩 스킴에 따르면, 하나의 출력 패드( 또는 핀)와 대응하는 감지 증폭기들의 개수보다 큰 버스트 길이를 갖는 SB-MROM에서, 두 버스트 모드 즉, 시퀀셜 및 인터리브드 모드의 데이터 감지 시간이 캐스 레이턴시(CL)보다 3 클럭 만큼 더 확보할 수 있으므로 안정된 버스트 독출이 가능해진다. 또, 이 실시예의 SB-MROM은, 버스트 길이 8의 시퀀셜 모드 및 버스트 길이 8의 인터리브드 모드 이외에도, 버스트 길이 4의 인터리브드 모드를 완벽하게 지원할 수 있다.According to this embodiment, in the interleaved mode as well as the sequential mode of burst length 8, for example, even if the start addresses CA2, CA1, and CA0 are 3 (or 7), the detection interval for burst reading is the time interval T2. Can be This is because the second sensing operation (4 bit data D4 to D7 (or by this sensing operation) is performed only before the output time of the fifth output data, that is, the data D7 (or D3) first output by the second sensing operation. D0 to D3) can be detected. Therefore, the detection interval for burst reading in the sequential mode may be a time interval T2. Finally, according to the decoding scheme of this embodiment, in an SB-MROM having a burst length greater than one output pad (or pin) and the number of corresponding sense amplifiers, the data sensing time of two burst modes, sequential and interleaved mode Since three more clocks can be secured than the cascade latency CL, stable burst reading is possible. In addition, the SB-MROM of this embodiment can fully support the interleaved mode of burst length 4 in addition to the sequential mode of burst length 8 and the interleaved mode of burst length 8.

[제 2 실시예]Second Embodiment

앞의 실시예의 SB-MROM은 버스트 길이 8의 시퀀셜 모드, 버스트 길이 8의 인터리브드 모드 및, 버스트 길이 4의 인터리브드 모드를 완벽하게 지원할 수 있으나, 버스트 길이 4의 시퀀셜 모드를 충분히 지원하지 못하는 결함을 갖는다. 구체적으로, 버스트 길이 4의 시퀀셜 모드에서, 시작 버스트 어드레스(CA1 및 CA0)가 3(=11<SB>2</SB>)인 경우, 표 1에서와 같이, 데이터 D3, D0, D1, 그리고 D2가 순서대로 출력되어야 하지만, 앞의 실시예에 의하면, 데이터 D3, D4, D5, 그리고 D6이 순서대로 출력되므로 시작 어드레스에 의해 지정되는 D3을 제외한 나머지 데이터 D4, D5 및 D6은 무효 데이터로서 출력되는 결과가 초래된다. 이와 같은 문제를 극복하기 위해 이 실시예의 SB-MROM이 제공된다.The SB-MROM of the previous embodiment can fully support the sequential mode of burst length 8, the interleaved mode of burst length 8, and the interleaved mode of burst length 4, but does not fully support the sequential mode of burst length 4 Has Specifically, in the sequential mode of burst length 4, when the start burst addresses CA1 and CA0 are 3 (= 11 <SB> 2 </ SB>), as shown in Table 1, the data D3, D0, D1, and Although D2 should be output in order, according to the previous embodiment, since data D3, D4, D5, and D6 are output in order, the remaining data D4, D5, and D6 except D3 designated by the start address are output as invalid data. Results. In order to overcome such a problem, the SB-MROM of this embodiment is provided.

도 11은 본 발명의 다른 실시예에 따른 동기형 버스트 매스크 롬을 보여주는 블럭도이다. 도 11에서 볼 수 있는 바와 같이, 이 실시예의 회로 구성은 모드 레지스터(603a)가 버스트 길이(BL)가 4인 지 또는 8인 지를 나타내는 버스트 길이 표시 신호(BLF)를 발생하는 것과, Y-디코더(606a)가 상기 모드 레지스터(603a)로부터의 버스트 길이 표시 신호(BLF)에 따라서 열 어드레스의 디코딩을 달리하는 것을 제외하고는 도 1의 SB-MROM의 그것과 동일하다. 따라서, 설명의 간략화를 위해, 도 1의 구성 요소와 동일한 도 11의 요소들에 대한 설명은 생략한다.11 is a block diagram illustrating a synchronous burst mask according to another embodiment of the present invention. As can be seen in FIG. 11, the circuit configuration of this embodiment is such that the mode register 603a generates a burst length indicating signal BLF indicating whether the burst length BL is 4 or 8, and the Y-decoder Same as that of the SB-MROM of FIG. 1 except that 606a differs in decoding the column address in accordance with the burst length indication signal BLF from the mode register 603a. Therefore, for the sake of simplicity, the description of the elements of FIG. 11 that are identical to those of FIG. 1 will be omitted.

도 12는 도 11의 Y-디코더의 회로 구성을 보여주는 블럭도이다. 도 12를 참조하면, Y-디코더(606a)는 YA-디코더(1011) 및 YB-디코더(1012a)를 구비하고 있다.FIG. 12 is a block diagram illustrating a circuit configuration of the Y-decoder of FIG. 11. Referring to Fig. 12, Y-decoder 606a includes a YA-decoder 1011 and a YB-decoder 1012a.

상기 YA 디코더(1011)는 상위 4 비트의 열 어드레스(CA7∼CA4)를 받아들이고 그들을 디코딩 해서 16 개의 YA 게이팅 제어 신호들(YA0∼YA15)을 발생한다. 상기 YB 디코더(1012a)는 시작 버스트 어드레스를 포함하는 하위 4 비트의 열 어드레스(CA3∼CA0), 모드 레지스터(603)로부터의 버스트 타입 신호(MDST) 및 버스트 길이 표시 신호(BLF), 그리고 센스 앰프 제어기(610)로부터의 플래그(PSSF)를 받아들이고, 그들을 디코딩 해서 16 개의 YB 게이팅 제어 신호들(YB(i,j), 여기서, i = 0∼3, j = 0∼3)를 발생한다. 상기 게이팅 제어 신호들(YA0∼YA15 및 YB(i,j))는 Y-패스 게이트 회로(609) 또는 대응하는 Y-패스 게이트 블럭(609')으로 제공된다.The YA decoder 1011 receives the high order 4 bits of column addresses CA7 to CA4 and decodes them to generate 16 YA gating control signals YA0 to YA15. The YB decoder 1012a includes a lower four-bit column address CA3 to CA0 including a start burst address, a burst type signal MDST and a burst length display signal BLF from a mode register 603, and a sense amplifier. It accepts flags PSSF from controller 610 and decodes them to generate 16 YB gating control signals YB (i, j), where i = 0-3, j = 0-3. The gating control signals YA0 to YA15 and YB (i, j) are provided to a Y-pass gate circuit 609 or a corresponding Y-pass gate block 609 '.

도 12에 도시된 바와 같이, 상기 YB 디코더(1012a)는 제 1 및 제 2의 YB 프리디코더들(1021 및 1022a) 및, YB 메인 디코더(1023)로 구성된다.As shown in FIG. 12, the YB decoder 1012a includes first and second YB predecoders 1021 and 1022a and a YB main decoder 1023.

상기 제 1의 YB 프리디코더(1021)는 감지 동작의 횟수를 나타내는 플래그(PSSF) 및 2 비트 열 어드레스(CA3 및 CA2)를 디코딩 해서 제 1의 프리디코딩 된 어드레스 신호들(A,, B 및)를 발생한다. 상기 제 1의 YB 프리디코더(1021)의 회로 구성은 도 3의 회로 구성과 동일하다. 따라서, 설명의 중복을 피하기 위해 여기서는 이에 대한 설명을 생략한다.The first YB predecoder 1021 decodes the flag PSSF indicating the number of sensing operations and the two bit column addresses CA3 and CA2 to decode the first predecoded address signals A, , B and Will occur). The circuit configuration of the first YB predecoder 1021 is the same as that of FIG. Therefore, description thereof is omitted here to avoid duplication of description.

상기 제 2의 YB 프리디코더(1022a)는 시퀀셜 모드 또는 인터리브드 모드를 나타내는 상기 버스트 타입 신호(MDST), 버스트 길이 4 또는 8을 나타내는 상기 버스트 길이 표시 신호(BLF) 및, 시작 버스트 어드레스의 하위 2 비트들(CA1 및 CA0)을 디코딩 해서 제 2의 프리디코딩 된 어드레스 신호들(C,, D 및)을 발생한다. 상기 버스트 타입 신호(MDST)는 시퀀셜 모드일 때 로우 레벨로 되고 인터리브드 모드일 때 하이 레벨로 된다. 상기 버스트 길이 표시 신호(BLF)는 버스트 길이가 4일 때 로우 레벨로되고 버스트 길이가 8일 때 하이 레벨로 된다. 상기 YB 메인 디코더(1023)는 상기 프리디코더들(1021 및 1022a)의 출력들(A,, B,, C,, D 및)을 받아들여서 디코딩 하는 것에 의해 상기 게이팅 제어 신호들(YB(i,j), 여기서 i=0∼3, j=0∼3)를 발생한다. 상기 YB 메인 디코더(1023)의 회로 구성은 도 5의 회로 구성과 동일하다. 따라서, 설명의 중복을 피하기 위해 여기서는 이에 대한 설명을 생략한다.The second YB predecoder 1022a includes the burst type signal MDST indicating sequential mode or interleaved mode, the burst length indicating signal BLF indicating burst length 4 or 8, and the lower two of the start burst address. The second pre-decoded address signals C, by decoding the bits CA1 and CA0. , D and Will occur). The burst type signal MDST goes low in sequential mode and goes high in interleaved mode. The burst length indication signal BLF goes low when the burst length is 4 and goes high when the burst length is 8. The YB main decoder 1023 outputs the outputs A of the predecoder 1021 and 1022a, , B, , C, , D and ) And the decoding results in the gating control signals YB (i, j), where i = 0-3, j = 0-3. The circuit configuration of the YB main decoder 1023 is the same as that of FIG. Therefore, description thereof is omitted here to avoid duplication of description.

도 13은 상기 제 2의 YB 프리디코더(1022a)의 상세한 회로 구성을 보여주고 있다. 도시된 바와 같이, 상기 제 2의 YB 프리디코더(1022a)는 NOR 게이트(1201a), NAND 게이트들(1202 및 1205) 및, 인버터들(1203, 1204, 1206 및 1207)로 구성된다. 버스트 길이 8의 시퀀셜 모드 동안에는 버스트 타입 신호(MDST) 및 버스트 길이 표시 신호(BLF) 모두가 로우 레벨이므로 디코딩 된 어드레스 신호들(C 및 D)의 논리 레벨들은 각각 시작 버스트 어드레스의 하위 2 비트들(CA1 및 CA0)의 그것들과 동일하다. 버스트 길이 4의 시퀀셜 모드 동안에는 상기 버스트 길이 표시 신호(BLF)가 하이 레벨이므로 디코딩 된 어드레스 신호들(C 및 D)은 로우 레벨들로 설정된다. 또, 버스트 길이 4 또는 8의 인터리브드 모드 동안에는 버스트 타입 신호(MDST)가 하이 레벨이므로 디코딩 된 어드레스 신호들(C 및 D)은 로우 레벨들로 설정된다. 결국, 이 실시예에 따르면, 버스트 길이 8의 시퀀셜 모드인 경우에만 시작 버스트 어드레스의 하위 2 비트들(CA1 및 CA0)(또는 C 및 D)가 YB 메인 디코더(1023)로 그대로 전달되고, 그외의 경우에는 상기 어드레스 비트들(CA1 및 CA0)(또는 C 및 D)이 논리 0으로 설정되어서 YB 메인 디코더(1023)로 전달되지 않게 된다.13 shows a detailed circuit configuration of the second YB predecoder 1022a. As shown, the second YB predecoder 1022a consists of a NOR gate 1201a, NAND gates 1202 and 1205, and inverters 1203, 1204, 1206, and 1207. During the sequential mode of burst length 8, both the burst type signal MDST and the burst length indication signal BLF are at low level, so the logic levels of the decoded address signals C and D are each the lower two bits of the starting burst address ( Same as those of CA1 and CA0). During the sequential mode of burst length 4, since the burst length indication signal BLF is at a high level, the decoded address signals C and D are set to low levels. In addition, since the burst type signal MDST is at a high level during the interleaved mode of burst length 4 or 8, the decoded address signals C and D are set to low levels. Consequently, according to this embodiment, the lower two bits CA1 and CA0 (or C and D) of the start burst address are passed to the YB main decoder 1023 as it is only in sequential mode of burst length 8. In this case, the address bits CA1 and CA0 (or C and D) are set to logic 0 so that they are not transmitted to the YB main decoder 1023.

이 실시예의 변형예에서, 모드 레지스터(603a)는 시퀀셜 및 인터리브드 모드들에서 각각 로우 및 하이 레벨의 버스트 타입 신호(MDST)를 발생한다. 또, 상기 모드 레지스터(603a)는 버스트 길이가 4 및 8일 때 각각 하이 및 로우 레벨의 버스트 길이 표시 신호(BLF)를 발생한다. 이 변형예에서, 상기 NOR 게이트(1201a) 대신에 하나의 인버터 및 하나의 NAND 게이트가 사용된다. 상기 인버터의 입력 단자로는 상기 버스트 길이 표시 신호(BLF)가 인가되고 상기 인버터의 출력 단자는 상기 NAND 게이트의 한 입력 단자에 연결된다. 또, 상기 NAND 게이트의 다른 한 입력 단자로는 상기 버스트 타입 신호(MDST)가 인가된다. 상기 NAND 게이트의 출력 단자는 NAND 게이트(1202)의 한 입력 단자에 연결됨과 동시에 NAND 게이트(1205)의 한 입력 단자에 연결된다.In a variation of this embodiment, the mode register 603a generates a low and high level burst type signal MDST in sequential and interleaved modes, respectively. The mode register 603a generates burst length indication signals BLF having high and low levels, respectively, when the burst lengths are 4 and 8. In this variant, one inverter and one NAND gate are used instead of the NOR gate 1201a. The burst length indication signal BLF is applied to an input terminal of the inverter, and an output terminal of the inverter is connected to one input terminal of the NAND gate. The burst type signal MDST is applied to another input terminal of the NAND gate. The output terminal of the NAND gate is connected to one input terminal of the NAND gate 1202 and simultaneously to one input terminal of the NAND gate 1205.

도 14는 도 11의 매스크 롬의 버스트 길이 8 및 시퀀셜 버스트 독출 동작을 보여주는 타이밍도이고, 도 15는 도 11의 매스크 롬의 버스트 길이 4 및 시퀀셜 버스트 독출 동작을 보여주는 타이밍도이다. 상기 타이밍도들에서 래스 레이턴시와 캐스 레이턴시는 버스트 길이 및 버스트 모드와 마찬가지로 모드 레지스터를 사용하여 프로그램 하는 것이 가능하다. 이 실시예에서는 래스 레이턴시 및 캐스 레이턴시는 2 및 5로 설정된다.FIG. 14 is a timing diagram illustrating a burst length 8 and a sequential burst read operation of the mask ROM of FIG. 11, and FIG. 15 is a timing diagram illustrating a burst length 4 and a sequential burst read operation of the mask ROM of FIG. 11. In the timing diagrams, the latency and cas latency can be programmed using the mode register as well as the burst length and burst mode. In this embodiment, the class latency and the class latency are set to two and five.

먼저, 도 6 및 도 14를 참조하면, 버스트 길이 8 및 시작 버스트 어드레스 3의 시퀀셜 버스트 독출 동작 동안에, 첫 번째 감지 구간에서 데이터 D4, D5, D6 및, D3이 감지 증폭기들 SA0, SA1, SA 및, SA3에 의해 감지된다. 이어, 선택 신호 PDOT0이 활성 상태(하이 레벨)로 되어서 상기 감지된 데이터 D4, D5, D6 및, D3이 래치들 L0, L1, L2 및, L3에 의해 각각 래치된다.First, referring to FIGS. 6 and 14, during the sequential burst read operation of burst length 8 and start burst address 3, data D4, D5, D6, and D3 in the first sense interval are sense amplifiers SA0, SA1, SA and , Is detected by SA3. Then, the selection signal PDOT0 becomes active (high level) so that the sensed data D4, D5, D6 and D3 are latched by the latches L0, L1, L2 and L3, respectively.

두 번째 감지 구간의 시작과 동시에 선택 신호(PSAOL3)가 활성화되어서 래치(L3)로부터의 데이터 D3이 출력 버퍼(614') 및 출력 패드(615')을 통해 첫 번째로 출력된다. 이어, 선택 신호들(PSAOL0, PSAOL1 및, PSAOL2)가 차례대로 활성화된다. 따라서, 데이터 D4, D5 및, D6이 순차로 출력된다.The selection signal PSAOL3 is activated at the same time as the start of the second sensing period so that the data D3 from the latch L3 is first outputted through the output buffer 614 'and the output pad 615'. Subsequently, the selection signals PSAOL0, PSAOL1, and PSAOL2 are activated in turn. Therefore, data D4, D5, and D6 are sequentially output.

다음, 상기 두 번째 감지 구간에서 데이터 D0, D1, D2 및, D7의 감지 및 증폭이 완료된 후, 선택 신호(PDOT1)가 활성화되어서 상기 감지된 데이터 D7, D0, D1 및, D2이 래치들 L4, L5, L6 및, L7에 의해 각각 래치된다. 이어, 선택 신호들 PSAOL7, PSAOL4, PSAOL5 및, PSAOL6이 차례대로 활성화된다. 따라서, 데이터 D7, D0, D1 및, D2가 순차로 출력된다.Next, after sensing and amplifying the data D0, D1, D2, and D7 are completed in the second sensing period, the selection signal PDOT1 is activated to detect the latched data L4, D0, D1, and D2. Latched by L5, L6, and L7, respectively. Subsequently, the selection signals PSAOL7, PSAOL4, PSAOL5, and PSAOL6 are activated in turn. Therefore, the data D7, D0, D1 and D2 are sequentially output.

도 6 및 도 15를 참조하면, 버스트 길이 4 및 시작 버스트 어드레스 3의 시퀀셜 버스트 독출 동작 동안에, 감지 구간에서 Y-패스 게이트 블럭(609')에 의해 선택된 데이터 D0, D1, D2 및, D3이 감지 증폭기들 SA0, SA1, SA 및, SA3에 의해 감지된다. 이어, 선택 신호 PDOT0이 활성화되어서 상기 감지된 데이터 D0, D1, D2 및, D3이 래치들 L0, L1, L2 및, L3에 의해 각각 래치된다.6 and 15, during the sequential burst read operation of burst length 4 and start burst address 3, the data D0, D1, D2, and D3 selected by the Y-pass gate block 609 'in the sense interval are sensed. It is sensed by the amplifiers SA0, SA1, SA and SA3. Then, the selection signal PDOT0 is activated so that the sensed data D0, D1, D2 and D3 are latched by the latches L0, L1, L2 and L3, respectively.

이어, 선택 신호들 PSAOL3, PSAOL0, PSAOL1 및, PSAOL2가 차례대로 활성화되고 선택 신호들 PSAOL4, PSAOL5, PSAOL6 및, PSAOL7은 비활성 상태(로우 레벨)로 유지된다. 이로써, 버스트 길이 4에 해당하는 데이터 D3, D0, D1 및, D2가 순차로 출력된다.Subsequently, select signals PSAOL3, PSAOL0, PSAOL1, and PSAOL2 are activated in turn and select signals PSAOL4, PSAOL5, PSAOL6, and PSAOL7 remain inactive (low level). As a result, data D3, D0, D1, and D2 corresponding to the burst length 4 are sequentially output.

이상과 같은 이 실시예 및 이 실시에의 변형예에 따르면, 버스트 길이 4 및 8의 버스트 독출 동작들이 정상적으로 수행될 수 있다.According to this embodiment and the modifications to this embodiment as described above, burst read operations of burst lengths 4 and 8 can be normally performed.

이상과 같이, 본 발명에 따르면, 고속 MROM을 얻을 수 있으므로 이를 사용하는 시스템들의 성능을 향상시킬 수 있다. 또한, 본 발명의 MROM에서는, 시작 버스트 어드레스와 무관하게 충분한 감지 시간의 확보가 가능하므로 작은 캐스 레이턴시로 인한 독출 동작의 오류를 막을 수 있다. 또, 본 발명에 따르면, 하나의 I/O에 대해 감지 증폭기 개수와 동일한 버스트 길이가 설정되는 경우에도 데이터 출력 순서로 인한 데이터 독출 오류가 발생되지 않으므로 1 회의 데이터 감지 동작이 필요한 제 1의 독출 동작과 적어도 2 회의 데이터 감지 동작들이 필요한 제 1의 감지 동작 모두를 지원할 수 있다.As described above, according to the present invention, a high-speed MROM can be obtained, and thus performance of systems using the same can be improved. In addition, in the MROM of the present invention, sufficient sensing time can be secured regardless of the start burst address, thereby preventing errors in the read operation due to small cas latency. Further, according to the present invention, even when a burst length equal to the number of sense amplifiers is set for one I / O, a data read error does not occur due to the data output order, so that the first read operation requires one data sensing operation. And at least two data sensing operations may support both the first sensing operation required.

Claims (16)

외부 클럭에 동기적으로 그리고 버스트 억세스 모드에서 동작하는 매스크 롬에 있어서:For a macro running synchronously and in burst access mode with an external clock: 복수 개의 메모리 셀들을 갖는 셀 블럭(600')과;A cell block 600 'having a plurality of memory cells; 버스트 독출 동작 동안에, 2k(여기서, k는 2 이상의 정수)의 버스트 길이에 대응하는 2k개의 셀들의 데이터를 감지해서 증폭하기 위한 2i(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들(611')과;During a burst read operation, 2 i (where i is a positive integer less than k) detection to amplify and detect data of 2 k cells corresponding to a burst length of 2 k (where k is an integer greater than or equal to 2) Amplifiers 611 '; 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 상기 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단(603, 604, 607, 612)과;Accepts k bits in a column address as a start burst address, generates a burst address based on the start burst address according to a selection between a first burst mode and a second burst mode, and performs control for the burst read operation; Mode control means (603, 604, 607, 612); 상기 버스트 독출 동작 동안에 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단(610)과;Sense amplifier control means (610) for controlling the sense amplifiers such that the sense amplifiers perform two or more sense operations consecutively during the burst read operation; 상기 열 어드레스의 비트들의 일부를 디코딩 해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하는 제 1의 디코딩 수단(1021)과;First decoding means (1021) for decoding a portion of the bits of the column address to generate a plurality of first gating control signals; 상기 열 어드레스 비트들의 나머지를 디코딩 해서 복수 개의 제 2의 게이팅 제어 신호들을 발생하는 제 2의 디코딩 수단(1022)과;Second decoding means (1022) for decoding the remainder of said column address bits to generate a plurality of second gating control signals; 상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 대응하는 2k개의 셀들 중에서 2i개씩 순차로 선택하고, 상기 선택된 셀들의 데이터를 상기 감지 증폭기들로 제공하는 패스 게이트 수단(609')을 포함하되;The first pass gate means (609 ') provided with first and second gating in response to the control signal selected by the corresponding 2 k of cells from 2 i by one sequentially to, and the data of the selected cell, the sense amplifier of Including; 상기 패스 게이트 수단은 상기 시작 버스트 어드레스에 대응하는 셀의 데이터 및 상기 시작 버스트 어드레스 다음 순서의 연속된 3 개의 버스트 어드레스들에 대응하는 셀들의 데이터를 상기 감지 증폭기들로 제공하는 매스크 롬.And the pass gate means provides the sense amplifiers with data of a cell corresponding to the start burst address and data of cells corresponding to three consecutive burst addresses after the start burst address. 제 1 항에 있어서,The method of claim 1, 상기 모드 제어 수단은 선택된 버스트 모드의 타입을 나타내는 버스트 타입 신호(MDST)를 발생하고,The mode control means generates a burst type signal MDST indicating the type of the selected burst mode, 상기 센스 앰프 제어 수단은 상기 2k개의 셀들의 상기 데이터가 상기 감지 증폭기들에 의해 2i비트씩 순차로 감지될 때 상기 감지 증폭기들에 의한 감지 동작들의 횟수를 나타내는 플래그(PSSF)를 발생하는 매스크 롬.The sense amplifier control means generates a mask (PSSF) indicating a number of sensing operations by the sense amplifiers when the data of the 2 k cells are sequentially detected by the sense amplifiers by 2 i bits. Rom. 제 2 항에 있어서,The method of claim 2, 상기 제 2의 디코딩 수단은,The second decoding means, 상기 시작 버스트 어드레스의 최상위 비트와 상기 열 어드레스의 적어도 한 비트 및 상기 플래그를 받아들이고, 상기 받아들여진 신호들을 디코딩 하여 제 1의 프리디코딩 된 어드레스 신호들(A,, B 및)을 발생하는 제 1의 프리디코딩 수단(1021)과,Accepts the most significant bit of the start burst address and at least one bit of the column address and the flag and decodes the received signals to decode the first predecoded address signals A, , B and First pre-decoding means 1021 for generating (), 상기 시작 버스트 어드레스의 하위 k-1 비트들과 상기 버스트 타입 신호를 받아들이고, 상기 제 1의 버스트 모드가 선택될 때 상기 받아들여진 신호들을 디코딩 하여 제 2의 프리디코딩 된 어드레스 신호들(C,, D 및)을 발생하며, 상기 제 2의 버스트 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코딩 된 어드레스 신호들로서 발생하는 제 2의 프리디코딩 수단(1022) 및,Accepts the lower k-1 bits of the start burst address and the burst type signal and decodes the received signals when the first burst mode is selected to generate second predecoded address signals (C, , D and Second predecoding means (1022) for generating predetermined address signals as the second predecoded address signals when the second burst mode is selected, and 상기 제 1 및 제 2의 프리디코딩 된 어드레스 신호들에 응답해서 상기 제 2의 게이팅 제어 신호들을 발생하는 메인 디코딩 수단(1023)을 포함하는 매스크 롬.And main decoding means (1023) for generating said second gating control signals in response to said first and second predecoded address signals. 제 3 항에 있어서,The method of claim 3, wherein 상기 셀 블럭은 2i개의 셀 섹션들을 가지며, 상기 각 셀 섹션들은 2i개의 셀 세그멘트들을 갖고, 상기 각 셀 세그멘트는 2i개의 셀들을 가지는 매스크 롬.Wherein the cell block has 2 i cell sections, each cell section has 2 i cell segments, and each cell segment has 2 i cells. 제 4 항에 있어서,The method of claim 4, wherein 상기 패스 게이트 수단은,The pass gate means, 상기 제 1의 게이팅 제어 신호들에 응답해서 상기 셀 섹션들 중의 하나를 선택하는 제 1의 선택 수단 및,First selecting means for selecting one of the cell sections in response to the first gating control signals; 상기 제 2의 게이팅 제어 신호에 응답해서 상기 선택된 셀 섹션의 세그멘트들 중의 하나를 선택하고 상기 선택된 세그멘트의 셀들을 상기 감지 증폭기들과 전기적으로 상호 연결하는 제 2의 선택 수단을 포함하는 매스크 롬.And second selection means for selecting one of the segments of the selected cell section in response to the second gating control signal and electrically interconnecting the cells of the selected segment with the sense amplifiers. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1의 버스트 모드는 시퀀셜 버스트 모드이고, 상기 제 2의 버스트 모드는 인터리브드 버스 모드인 매스크 롬.Wherein the first burst mode is a sequential burst mode and the second burst mode is an interleaved bus mode. 외부 클럭에 동기적으로 그리고 2k(여기서, k는 2 이상의 정수)의 버스트 길이의 버스트 억세스 모드에서 동작하는 매스크 롬에 있어서:For a macro operating synchronously to an external clock and in burst access mode with a burst length of 2 k (where k is an integer greater than or equal to 2): m(여기서, m은 k보다 큰 정수) 개의 데이터 출력 패드들(615)과;m (where m is an integer greater than k) data output pads 615; 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단(603, 604, 607, 612)과;A mode in which k bits in a column address are accepted as a start burst address, a burst address based on the start burst address is generated according to a selection between a first burst mode and a second burst mode, and a control for burst read operation is performed. Control means (603, 604, 607, 612); 적어도 제 1 그룹의 2k-1×m 개의 메모리 셀들 및 제 2 그룹의 2k-1×m 개의 메모리 셀들을 갖는 셀 어레이(600)와;2 k-1 × m 2 of the memory cells and a second group, k-1 × m memory cells cell array 600 having at least a first group and; 각각이 2k개의 메모리 셀들에 대응함과 아울러 2i(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들을 구비하는 m 개의 센스 앰프 블럭들(611)과;M sense amplifier blocks 611, each of which corresponds to 2 k memory cells and has 2 i (where i is a positive integer less than k) sense amplifiers; 상기 버스트 독출 동작 동안에 상기 각 센스 앰프 블럭 내의 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단(610)과;Sense amplifier control means (610) for controlling the sense amplifiers such that the sense amplifiers in each sense amplifier block perform two or more sense operations consecutively during the burst read operation; 각각이 상기 열 어드레스의 비트들의 일부를 디코딩해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하는 제 1의 m 개의 디코딩 블럭들과;First m decoding blocks, each decoding a portion of the bits of the column address to generate a plurality of first gating control signals; 각각이 상기 열 어드레스 비트들의 나머지를 디코딩해서 복수 개의 제 2의 게이팅 제어 신호들을 발생하는 제 2의 m 개의 디코딩 블럭들 및;Second m decoding blocks, each decoding the remainder of the column address bits to generate a plurality of second gating control signals; 상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 제 1 그룹의 메모리 셀들의 데이터 및 상기 제 2 그룹의 메모리 셀들의 데이터를 2 회 또는 그 이상 상기 센스 앰프 블럭들로 각각 전달하는 m 개의 패스 게이트 블럭들을 포함하는 매스크 롬.M pieces of data of the first group of memory cells and data of the second group of memory cells in response to the first and second gating control signals to the sense amplifier blocks two or more times, respectively. Mask ROM containing pass gate blocks. 제 7 항에 있어서,The method of claim 7, wherein 상기 모드 제어 수단은 선택된 버스트 모드의 타입을 나타내는 버스트 타입 신호(MDST)를 발생하고,The mode control means generates a burst type signal MDST indicating the type of the selected burst mode, 상기 센스 앰프 제어 수단은 상기 2k개의 셀들의 상기 데이터가 상기 각 센스 앰프 블럭의 상기 감지 증폭기들에 의해 2i비트씩 순차로 감지될 때 상기 감지 증폭기들에 의한 감지 동작들의 횟수를 나타내는 플래그(PSSF)를 발생하는 매스크 롬.The sense amplifier control means includes a flag indicating the number of sensing operations by the sense amplifiers when the data of the 2 k cells are sequentially sensed by the sense amplifiers of each sense amplifier block by 2 i bits ( The macros generating PSSF). 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2의 디코딩 블럭들 각각은,Each of the second decoding blocks, 상기 시작 버스트 어드레스의 최상위 비트와 상기 열 어드레스의 적어도 한 비트 및 상기 플래그를 받아들이고, 상기 받아들여진 신호들을 디코딩 하여 제 1의 프리디코딩 된 어드레스 신호들(A,, B 및)을 발생하는 제 1의 프리디코딩 수단과,Accepts the most significant bit of the start burst address and at least one bit of the column address and the flag and decodes the received signals to decode the first predecoded address signals A, , B and First precoding means for generating 상기 시작 버스트 어드레스의 하위 k-1 비트들과 상기 버스트 타입 신호를 받아들이고, 상기 제 1의 버스트 모드가 선택될 때 상기 받아들여진 신호들을 디코딩 하여 제 2의 프리디코딩 된 어드레스 신호들(C,, D 및)을 발생하며, 상기 제 2의 버스트 모드가 선택될 때 미리 설정된 어드레스 신호들을 상기 제 2의 프리디코딩 된 어드레스 신호들로서 발생하는 제 2의 프리디코딩 수단 및,Accepts the lower k-1 bits of the start burst address and the burst type signal and decodes the received signals when the first burst mode is selected to generate second predecoded address signals (C, , D and Second predecoding means for generating predetermined address signals as the second predecoded address signals when the second burst mode is selected; 상기 제 1 및 제 2의 프리디코딩 된 어드레스 신호들에 응답해서 상기 제 2의 게이팅 제어 신호들을 발생하는 메인 디코딩 수단을 포함하는 매스크 롬.And main decoding means for generating said second gating control signals in response to said first and second predecoded address signals. 제 8 항에 있어서,The method of claim 8, 상기 셀 어레이는 m 개의 메모리 셀 블럭들을 갖고, 상기 각 셀 블럭은 2i개의 셀 섹션들을 가지며, 상기 각 셀 섹션들은 2i개의 셀 세그멘트들을 갖고, 상기 각 셀 세그멘트는 2i개의 셀들을 가지는 매스크 롬.The cell array has m memory cell blocks, each cell block having 2 i cell sections, each cell section having 2 i cell segments, each cell segment having 2 i cells Rom. 제 10 항에 있어서,The method of claim 10, 상기 각 패스 게이트 블럭은,Each pass gate block, 상기 제 1의 게이팅 제어 신호들에 응답해서 상기 셀 섹션들 중의 하나를 선택하는 제 1의 선택 수단 및,First selecting means for selecting one of the cell sections in response to the first gating control signals; 상기 제 2의 게이팅 제어 신호에 응답해서 상기 선택된 셀 섹션의 세그멘트들 중의 하나를 선택하고 상기 선택된 세그멘트의 셀들을 대응하는 센스 앰프 블럭의 감지 증폭기들과 전기적으로 상호 연결하는 제 2의 선택 수단을 포함하는 매스크 롬.Second selection means for selecting one of the segments of the selected cell section in response to the second gating control signal and electrically interconnecting the cells of the selected segment with sense amplifiers of a corresponding sense amplifier block. Mask rom. 제 8 항에 있어서,The method of claim 8, 상기 제 1의 버스트 모드는 시퀀셜 버스트 모드이고, 상기 제 2의 버스트 모드는 인터리브드 버스트 모드인 매스크 롬.Wherein the first burst mode is a sequential burst mode and the second burst mode is an interleaved burst mode. 제 10 항에 있어서,The method of claim 10, 상기 제 2의 프리디코딩 수단은 상기 시작 버스트 어드레스의 상기 하위 k-1 비트들 0으로 설정하는 수단을 포함하는 매스크 롬.And said second predecoding means comprises means for setting said lower k-1 bits of said start burst address to zero. 버스트 모드에서 동작하는 그리고 버스트 독출 동작 동안에 적어도 2 개의 데이터 세트들로 이루어지는 버스트 길이의 데이터에 대한 적어도 2 회의 감지 동작들을 수행하는 버스트 매스크 롬의 데이터 독출 방법에 있어서:1. A method of reading data in a burst macro that operates in burst mode and performs at least two sensing operations on burst length data consisting of at least two data sets during a burst read operation: 상기 데이터 세트들 중에서 시작 버스트 어드레스에 대응하는 데이터가 포함된 하나로부터 소정의 버스트 순서에 따라서 상기 버스트 길이의 데이터를 차례로 감지하는 단계 및;Sensing data of the burst length in order according to a predetermined burst order from one of the data sets that includes data corresponding to a start burst address; 상기 감지된 데이터를 상기 버스트 순서에 따라서 소정의 비트씩 출력하는 단계를 포함하는 것을 특징으로 하는 버스트 매스크 롬의 데이터 독출 방법.And outputting the sensed data by predetermined bits in the burst order. 제 14 항에 있어서,The method of claim 14, 상기 버스트 모드는 시퀀셜 모드인 것을 특징으로 하는 버스트 매스크 롬의 데이터 독출 방법.And the burst mode is a sequential mode. 외부 클럭에 동기적으로 그리고 버스트 억세스 모드에서 동작하는 매스크 롬에 있어서:For a macro running synchronously and in burst access mode with an external clock: 복수 개의 메모리 셀들을 갖는 셀 블럭(600')과;A cell block 600 'having a plurality of memory cells; 버스트 독출 동작 동안에, 2k(여기서, k는 2 이상의 정수)의 버스트 길이에 대응하는 2k개의 셀들의 데이터를 감지해서 증폭하기 위한 2i(여기서, i는 k보다 작은 양의 정수) 개의 감지 증폭기들(611')과;During a burst read operation, 2 i (where i is a positive integer less than k) detection to amplify and detect data of 2 k cells corresponding to a burst length of 2 k (where k is an integer greater than or equal to 2) Amplifiers 611 '; 열 어드레스 중의 k 비트들을 시작 버스트 어드레스로서 받아들이고, 제 1의 버스트 모드와 제 2의 버스트 모드간의 선택에 따라서 상기 시작 버스트 어드레스에 기초한 버스트 어드레스를 발생함과 아울러 상기 버스트 독출 동작을 위한 제어를 수행하는 모드 제어 수단(603, 604, 607, 612)과;Accepts k bits in a column address as a start burst address, generates a burst address based on the start burst address according to a selection between a first burst mode and a second burst mode, and performs control for the burst read operation; Mode control means (603, 604, 607, 612); 상기 버스트 독출 동작 동안에 상기 감지 증폭기들이 2 회 또는 그 이상의 감지 동작들을 연속적으로 수행하도록 상기 감지 증폭기들을 제어하는 센스 앰프 제어 수단(610)과;Sense amplifier control means (610) for controlling the sense amplifiers such that the sense amplifiers perform two or more sense operations consecutively during the burst read operation; 상기 열 어드레스의 비트들의 일부를 디코딩 해서 복수 개의 제 1의 게이팅 제어 신호들을 발생하는 제 1의 디코딩 수단(1021)과;First decoding means (1021) for decoding a portion of the bits of the column address to generate a plurality of first gating control signals; 상기 열 어드레스 비트들의 나머지를 디코딩 해서 복수 개의 제 2의 게이팅 제어 신호들을 발생하는 제 2의 디코딩 수단(1022a)과;Second decoding means (1022a) for decoding the remainder of said column address bits to generate a plurality of second gating control signals; 상기 제 1 및 제 2의 게이팅 제어 신호들에 응답해서 상기 대응하는 2k개의 셀들 중에서 2i개씩 순차로 선택하고, 상기 선택된 셀들의 데이터를 상기 감지 증폭기들로 제공하는 패스 게이트 수단(609')을 포함하되;The first pass gate means (609 ') provided with first and second gating in response to the control signal selected by the corresponding 2 k of cells from 2 i by one sequentially to, and the data of the selected cell, the sense amplifier of Including; 상기 패스 게이트 수단은 상기 시작 버스트 어드레스에 대응하는 셀의 데이터 및 상기 시작 버스트 어드레스 다음 순서의 연속된 3 개의 버스트 어드레스들에 대응하는 셀들의 데이터를 상기 감지 증폭기들로 제공하며; 그리고The pass gate means provides the sense amplifiers with data of a cell corresponding to the start burst address and data of cells corresponding to three consecutive burst addresses after the start burst address; And 상기 제 2의 디코딩 수단은, 상기 시작 버스트 어드레스의 최상위 비트와 상기 열 어드레스의 적어도 한 비트 및 상기 플래그를 받아들이고, 상기 받아들여진 신호들을 디코딩 하여 제 1의 프리디코딩 된 어드레스 신호들(A,, B 및)을 발생하는 제 1의 프리디코딩 수단(1021)과, 상기 시작 버스트 어드레스의 하위 k-1 비트들과 상기 버스트 타입 신호를 받아들이고, 상기 제 1의 버스트 모드가 선택될 때 상기 받아들여진 신호들을 디코딩 하여 제 2의 프리디코딩 된 어드레스 신호들(C,, D 및)을 발생하며, 상기 제 2의 버스트 모드가 선택될 때 리세트된 어드레스 신호들을 상기 제 2의 프리디코딩 된 어드레스 신호들로서 발생하는 제 2의 프리디코딩 수단(1022a) 및, 상기 제 1 및 제 2의 프리디코딩 된 어드레스 신호들에 응답해서 상기 제 2의 게이팅 제어 신호들을 발생하는 메인 디코딩 수단(1023)로 구성되는 매스크 롬.The second decoding means accepts the most significant bit of the start burst address and at least one bit of the column address and the flag, decodes the received signals to decode the first predecoded address signals A, , B and First predecoding means 1021, which receives the lower k-1 bits of the start burst address and the burst type signal, and decodes the received signals when the first burst mode is selected. Second predecoded address signals C, , D and Second pre-decoding means 1022a and the first and second generating the address signals reset as the second pre-decoded address signals when the second burst mode is selected. And a main decoding means (1023) for generating said second gating control signals in response to the predecoded address signals of &lt; RTI ID = 0.0 &gt;
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