KR100292159B1 - 집적회로및집적회로제조방법 - Google Patents

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요트.게.아. 롤페즈
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Abstract

매립형 EPROM을 포함하는 집적 회로의 제조시, 메모리 트랜지스터 채널내로의 고온 전자(hot electrons) 주입을 최적화하기 위해 공정을 변화시킬 경우(특히, 채널 길이가 1㎛보다 작은 경우) 로직(logic)내 트랜지스터의 기능이 저하된다. 따라서, 이같은 기능의 저하를 방지하기 위해, 로직의 특성에 영향을 미치지 않으면서 비휘발성 메모리(non-volatile memory)를 최적화하는 공정을 제안한다. 이 같은 목적을 위해, 본 발명에서는, 제 1 의 일련의 단계에서 먼저 플로팅 게이트(floating gate)를 규정한 후, 소스/드레인 주입 및 플로팅 게이트의 측면상에 산화물 스페이서(oxide spacer)를 제공하기 위한 측벽 산화(side-wall oxidation)를 수행한다. 이들 단계 동안, 형성될 로직 영역은 플로팅 게이트를 형성하게 될 폴리층(poly layer)에 의해 주입 및 산화로부터 균일하게 보호된다. 그 후, 제 2 의 일련의 단계에서, 먼저 상기 트랜지스터의 게이트를 형성하기 위해 통상적인 CMOS 공정을 수행한 후, 필수적인 소스/드레인 주입을 수행한다.

Description

직접 회로 및 집적 회로 제조 방법
제1a도는 두 개의 서로 다른 산화 처리에 대한 비휘발성 메모리 셀내의 임계 전압과 프로그래밍 시간 사이의 관계를 도시한 그래프.
제1b도는 비휘발성 메모리 셀의 단면도.
제2도는 본 발명에 따라 결합된 비휘발성 메모리를 갖는 집적 회로 부분의 평면도.
제3도는 제2도에 도시된 장치의 선 Ⅲ-Ⅲ 에 따른 단면도.
제4도 내지 제13도는 제3도에 도시된 장치의 제조를 위한 본 발명에 따른 방법의 다수의 단계를 도시한 도면.
제14도 내지 제20도는 본 발명에 따른 방법의 다른 실시예의 다수의 단계를 도시한 도면.
제21도는 본 발명에 따른 방법의 또다른 실시예의 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 몸체 2, 20 : 소스 영역
3, 21 : 드레인 영역 4 : 게이트 산화물
5, 13 : 플로팅 게이트 7 : 제어 게이트
8, 19, 25, 37, 42 : 스페이서 10 : p 형 영역
12 : 트랙 14 : 유전체
15 : 노출 n 형 영역 16 : 분리 n 형 영역
17 : 유리층 18 : 접촉 개구 영역
22 : 게이트 전극 23 : 게이트 유전체
24 : 드레인 확장부 26 : 다결정 실리콘(또는 폴리)층
27 : 포토레지스트층 28 : 유전체층
29, 31, 32, 41 : 마스크 30 : 제 2 폴리층
34 : 비소 주입층 35, 36 : 산화물층
50, 51 : 캐패시터판
본 발명은 절연 게이트 전극(insulated gate electrode)을 갖는 전계 효과 트랜지스터(field effect transistor)와 플로팅 게이트(floating gate)를 갖는 비휘발성 메모리(non-volatile memory) 소자가 반도체 몸체의 표면에 제공되고, 상기 플로팅 게이트가 제어 전극(control electrode)과 채널 영역 사이에 위치하며, 상기 채널 영역은 상기 반도체 몸체내에 위치하고 상기 반도체 몸체 내에서 소스(source)와 드레인(drain) 영역 사이에서 확장하는 집적 회로를 제조하되, 상기 표면에 인접하는 제 1 전도형의 제 1 및 제 2 활성 영역을 각각 상기 트랜지스터 및 상기 메모리 소자에 대해서 상기 반도체 몸체내에 규정하고, 상기 표면을 적어도 상기 제 1 및 제 2 활성 영역에서 게이트 유전체(gate dielectric)를 형성하는 절연층으로 코팅하고, 상기 절연층상에는 상기 트랜지스터의 상기 게이트 전극 및 상기 메모리 소자의 적어도 상기 플로팅 게이트를 형성하는 실리콘층을 제공하는 집적 회로 제조 방법에 관한 것이다. 본 발명은 또한 상기 방법으로 제조된 직접 회로에 관한 것이다.
계속적인 집적 회로의 소형화에 따라, 단일 실리콘 결정내에 전체 시스템을 집적할 수 있게 되었다. 이제, 이같은 발전에 있어, 예를 들면, CMOS 기법에서는 통상적인 로직과 메모리의 조합이 바람직하게 되었다. 이들 메모리는 종종 문헌에서 "매립형 메모리(embedded memory)"로서 지칭된다. 이에 관련하여 특히 중요한 유형의 메모리로서는 비휘발성 메모리 또는 EPROM(Electrically Programmable Read Only Memory)이 있다. 이같은 메모리 소자는 플로팅 게이트의 임계 전압(threshold voltage)이 플로팅 게이트 전극상의 전하 형태의 기록 정보에 의해 결정되는 트랜지스터에 의해 형성된다. 제어 전극은 한편으로는 판독 동안 임계 전압, 따라서, 기록 정보가 어떤 것인가를 검출하고, 또다른 한편으로는 기록 및/또는 삭제 동안 플로팅 게이트 전위(potential)에 영향을 준다.
서문에서 언급된 유형의 방법은 특히 미국 특허 제 4,719,184 호에 공지되어 있다. 이 공지의 공정에서는, 비휘발성 메모리 소자를 유전체, 예를 들면 산화물(oxide)에 의해 상호 분리된 다결정 실리콘(polycrystalline silicon)(이하, 간단히 폴리(poly)라고 지칭함)의 두 개의 층으로 제조하는데, 하부 폴리층으로는 플로팅 게이트를 형성하고 상부 폴리층으로는 제어 게이트를 형성한다. 로직 게이트(logic gate)들의 통상적인 트랜지스터는 분명 폴리층간 유전체층(inter-poly dielectric)없이, 동일한 폴리층에 의해, 메모리 소자에서와 동일한 공정 단계로 제조된다. 일반적으로, 비휘말성 메모리의 경우에는 기록 및/또는 삭제를 적당한 속도 및 회로 자체에서 쉽게 발생가능한 비교적 저전압(예를 들면, 15V 이하)으로 행하는 것이 바람직하다. 만약 이것이 어떠한 공정 조건의 충족을 의미한다면, 통상적인 CMOS 로직에 대한 공정을 그에 맞추어 가능한한 공정을 간략화하는 것이 통례이다. 그러나, 이 경우 문제점이 발생될 수도 있다. 구체적으로 말해서, 채널 길이가 1㎛ 미만일 경우, 메모리에 대한 최적의 공정을 이용하더라도 전하 캐리어의 게이트 유전체내로의 주입은 시간의 경과에 따라 임계 전압을 이동시킬 것이기 때문에, 로직 트랜지스터 기능이 쉽게 저하될 수도 있다. 요약하면 "매립형" EPROM의 최적화는 로직의 치수가 작아질 때, 특히 채널 길이가 1㎛ 미만인 경우 구현하기가 어렵다.
본 발명의 목적은, 회로의 로직 부분의 품질을 저하시키지 않으면서 최소수의 부가적인 공정 단계로 통상적인 로직 공정을 사용하여 매립형 비휘발성 메모리의 최적화를 구현하는 매립형 비휘발성 메모리 제조 방법을 제공하는 것이다.
본 발명에 따르면, 서문에 언급된 유형의 방법은 제 1 의 일련의 공정 단계들에서, 상기 트랜지스터의 활성 영역이 상기 실리콘층에 의해 덮인 상태로 유지되도록 하면서, 마스크 에칭을 통해 상기 실리콘층으로부터 상기 메모리 소자의 상기 플로팅 게이트를 형성한 후, 상기 메모리 소자의 제 2 전도형의 소스 및 드레인 영역을 제공하고, 산화 단계에 의해 적어도 상기 플로팅 게이트의 에지(edge)에 산화물층(이하, 스페이서(spacer)라고 지칭함)을 제공하며, 상기 제 1 의 일련의 공정 단계를 뒤따르는 일련의 후속 단계에서, 상기 마스크 에칭을 통해 상기 활성 영역들 중 나머지 활성 영역 위의 상기 실리콘층으로부터 상기 트랜지스터의 절연 게이트 전극을 형성하고, 도핑에 의해 상기 트랜지스터의 상기 제 2 전도형의 소스 및 드레인 영역을 상기 반도체 몸체내에 제공하는 것을 특징으로 한다.
특히, 본 발명은 플로팅 게이트의 측면을 절연층으로 덮는 방식이 비휘발성 메모리에 상당한 영향을 미친다는 인식에 근거를 두고 있다. 이같은 층은, 예를 들면, 플로팅 게이트로부터 전하가 누설되는 속도를 결정하고, 결국은 가능한한 길어야 할 메모리 보유 시간을 결정한다. 그러나, 플로팅 게이트상의 스페이서도 저전압으로 메모리를 충분히 빠르게 프로그래밍할 수 있도록, 고온 전자 효과(hot-electron effects)에 강한 영향을 미친다는 것을 알게 되었다. 이와 관련하여, 실험으로부터 800℃의 산화 온도에서 보다는 900℃의 산화 온도에서 프로그래밍 속도가 훨씬 양호함을 볼 수 있다. 본 발명에 따른 방법에서는 회로의 EPROM 부분에 대한 스페이서 산화를 로직 부분에서는 수행하지 않기 때문에, 메모리에서 고온 전하 효과에 관해 공정을 최적화하면서도 그들 효과가 회로의 나머지 부분에는 미치지 않도록 할 수 있다. 도면에 대한 설명으로부터 명백한 바와 같이, 그 같은 최적화를 위한 부가적인 공정 단계의 수는 매우 작아, 2 또는 3 이하의 추가적인 마스크만이 필요하다.
채널 길이, 즉, 소스와 드레인간의 거리가 1㎛ 보다 조금 더 큰 경우에도 이점을 얻을 수도 있으나, 본 발명은 기껏해야 길이가 약 1㎛인 채널을 트랜지스터에 제공할 때 특히 중요하다. 이와 같이 작은 채널 길이를 갖는 트랜지스터는 회로내에서 고실장도(high packing density)를 얻을 수 있으나, 다른 한편으로는 특히 채널내의 고온 전하 캐리어로 인한 소채널 효과(small-channel effect) 때문에 매우 민감한 기능 저하를 나타낸다. 이들 소채널 효과를 최소한 부분적으로 억제하는 양호한 실시예는 적어도 트랜지스터의 드레인 영역에 채널에 인접한 제 2 전도형의 저도핑된 드레인 확장부가 제공되는 것을 특징으로 한다. 고온 전자의 형성을 방지하는 이 드레인 확장부는 본 발명 덕택에 로직내에 존재하고 메모리 내에는 존재하지 않는다.
본 발명에 따른 방법의 또다른 실시예는, 스페이서가 수증기를 포함하는 산화 환경에서 열적 산화를 통하여 플로팅 게이트의 에지상에 형성되는 것을 특징으로 한다. 이 같은 산화 방법은 수증기가 없는 경우보다 산화 속도가 빠르다는 공지의 이점 뿐만 아니라, 적어도 수증기가 없는 산화의 경우보다 상당하게 플로팅 게이트 전극 아래로 비교적 먼 곳까지 지속된다(이것은 고온 전하 캐리어의 형성에 유리함)는 장점을 갖는다. 또한, 플로팅 게이트 아래로의 산화는 플로팅 게이트와 드레인 영역(또는, 소스 영역)간의 캐패시턴스를 바람직하게 감소시킨다. EPROM 셀의 프로그래밍 동안, 전압, 예를 들어 6V가 드레인 영역에 인가되고, 제어 게이트의 전압이, 예를 들어 12V 일때, 동일 비트 라인(bit line)의 비선택 셀의 드레인 영역도 역시 6V일 것이다. 플로팅 게이트 및 드레인 영역간의 용량성 결합 때문에, 비선택 셀내의 플로팅 게이트에서의 전위가 상승할 것이다. 캐패시턴스가 너무 높은 경우, 비선택 셀이 전도되어 강한 누설 전류가 비트 라인내에 흐르게 될 것이다. 전술한 스페이서 산화는 드레인 영역과 플로팅 게이트 전극간에 더욱 두꺼운 산화물을 형성하여 기생 캐패시턴스(parasitic capacitance)가 감소되도록 한다.
플로팅 게이트 에지의 산화는 최소한 800℃의 온도에서 수행하는 것이 바람직하다. 양호한 결과는 약 900℃의 산화 온도에서 얻어진다. 산화 처리 동안 플로팅 게이트의 측면 에지(lateral edges)만을 산화시키는 것이 바람직하다. 본 발명에 따른 방법의 또다른 실시예는, 반도체 몸체의 표면과 평행한 실리콘층의 표면을, 플로팅 게이트 전극의 에지가 산화되는 동안 산화를 방지하고 질화물을 포함하는 층으로 마스킹하는 것을 특징으로 한다. 이같은 산화 방지 마스크는 산화 단계후에 제거하고 폴리층간 유전체(inter-poly dielectric)로 대체할 수 있다. 그러나, 다른 실시예에서는, 산화 방지 마스크를 제자리에 유지시켜 플로팅 게이트와 제어 게이트간에 폴리층간 유전체를 형성할 수도 있다.
본 발명에 따른 발명의 또다른 실시예는, 메모리 소자의 소스 및 드레인 영역을 제공한 후, 플로팅 게이트에 스페이서를 제공하는 것을 특징으로 한다. 이들 영역에 대한 도펀트 원자(dopant atoms)는, 예를 들면, 이온 주입(ion implantation)에 의해 제공될 수 있다. 플로팅 게이트의 에지가 아직 산화물로 덮이지 않았기 때문에, 플로팅 게이트 전극에 대해 영역을 정확히 정렬시키는 것이 가능하다.
문헌에서 종종 "스택형(stacked) EPROM"으로서 지칭되는 메모리를 제공하여, 각 메모리 셀에 대한 표면 영역이 특히 작아지게 함으로써, 셀의 수가 아주 많은 경우에 특히 적합한 실시예는, 상기 실리콘층을 하나의 층상에 다른 하나의 층이 제공되는 두 개의 부층(sublayers)으로 형성하되, 절연층을 제 2 부층의 제공 이전에 상기 메모리 소자 영역의 제 1 부층상에 제공하여 상기 트랜지스터 영역에 제 1 부층이 노출된 상태로 남겨지게 하고, 그 다음에, 상기 제 2 부층을 제공하여 단일 실리콘층이 상기 트랜지스터의 영역에서 얻어지게 하고, 두 개의 상호 절연된 부층의 복합층이 상기 메모리 소자의 영역에서 얻어지게 하며, 계속해서, 상기 제어 게이트 전극을 상부 부층으로부터 그리고 상기 플로팅 게이트를 하부 부층으로부터 형성하는 것을 특징으로 한다. 이 경우, 스페이서는 플로팅 게이트 뿐만 아니라 제어 게이트의 에지상에도 형성된다.
표준 CMOS 공정과 비교해서 단지 두 개의 부가적인 마스크만이 요구되는 다른 실시예는, 상기 트랜지스터 영역의 상기 실리콘층(이하, 제 1 부층이라 지칭함)이 노출된 상태로 남겨지게 하는 절연층으로 최소한 상기 메모리 소자 영역의 상기 제 1 부층을 덮고, 상기 플로팅 게이트의 에지상에 상기 스페이서를 형성한 후, 상기 메모리 소자의 영역에서 상기 플로팅 게이트로부터 분리된 층을 형성하는 제 2 전도층을 침착하고, 상기 분리된 층으로부터 상기 제어 게이트를 형성하고, 한편 상기 분리층과 제 1 부층으로 단일의 전도층을 형성하여, 상기 전도층으로부터 상기 트랜지스터의 게이트 전극을 상기 트랜지스터 영역에 형성하는 것을 특징으로 한다. 메모리 소자의 소스 및 드레인 영역은 스페이서를 플로팅 게이트상에 제공한 후, 그리고 제어 게이트를 제공하기 전에 형성된다.
본 발명에 따른 방법의 다른 실시예는, 플로팅 게이트와 제어 게이트간의 절연층이 질화물을 포함하는 층을 형성하는 것을 특징으로 한다.
이하, 몇 가지 실시예 및 첨부 도면을 참조하여 본 발명을 상세히 설명할 것이다.
제 1a 도는, 본 발명이 기초를 두고 있는 효과를 명백하게 하기 위해, 소정의 공정 매개 변수, 즉, 산화 온도의 프로그래밍 속도에 대한 영향을 도시한다. 제 1b 도는 p 형 반도체 몸체(1)내에 n 형 소스 영역(2)과 n 형 드레인 영역(3)이 서로 소정의 거리를 두고 제공된, 공지의 비휘발성 프로그램가능 메모리 셀(non-volatile programmable memory cell) 구조의 단면도이다. 소스와 드레인 영역은 1㎛보다 작은 길이의 채널 영역에 의해 분리되어 있다. 채널 위쪽에는 채널로부터 게이트 산화물(4)에 의해 분리된 상태로 플로팅 게이트(5)가 제공되는데, 이 플로팅 게이트에는 정보가 전하의 형태로 기록될 수 있다. 제어 게이트(7)는 플로팅 게이트(5)로부터 유전층(6)에 의해 분리된 상태로 플로팅 게이트(5) 위쪽에 제공된다. 게이트(5 및 7)는, 예를 들면, 다결정 실리콘으로 형성되는데, 이 다결정 실리콘은 이하, 간단히 폴리(poly)라고 지칭할 것이다. 게이트 구조물(5-7)의 측면 에지는 폴리층(5,7)의 열적 산화를 통하여 얻어지는 실리콘 산화물의 절연층(8)으로 덮인다. 플로팅 게이트(5)에서 고온 전자의 주입을 통해 프로그래밍이 행해진다. 초기 상태의 셀에 낮은 임계 전압이 주어지면, 트랜지스터는 전도 상태로 구동되고, 소정 전압, 예를 들면 12V가 제어 게이트(7)에 인가되어 게이트 산화물(4) 아래에 반전층(inversion layer)이 형성된다. 드레인 영역(3)에는, 예를 들면 6V의 전압이 인가된다. 따라서, 0V 전압 상태의 소스 영역(2)과 드레인 영역(3) 사이에 전자 전류가 흐르게 되는데, 전자(electrons)는 채널의 드레인 쪽에서 가속되어 충분한 에너지를 얻은 후, 산화물층(4)에 의해 형성된 전위 장벽(potential barrier)을 가로질러 플로팅 게이트(5)에 도달한다. 그 결과, 플로팅 게이트(5)는 그 도달된 전자에 의해서 음으로 충전되어(negatively charged) 트랜지스터의 임계 전압이 상승한다. 본 발명의 근본 원리에 대한 연구로부터, 임계 전압은 스페이서(8)에 따라 크게 변한다는 것을 알게 되었다. 제 1a 도에서 임계 전압 Vth는 수직축상에 도시되고, 프로그래밍 시간 t는 가로축상에 도시된다. 곡선 A 및 B는, 스페이서(8)가 각각 800℃ 및 900℃의 수증기를 포함하는 산화 환경에서의 열처리에 의해 형성되는, 메모리 셀에 대한 임계 전압 기울기를 도시한다. 메모리 셀을 제조하는 다른 모든 환경은 최소한 실질적으로 동일하다. 이 그래프에서 명백한 바와 같이, 스페이서 산화는 메모리 셀의 프로그래밍 특성에 거의 극적인 영향을 준다. 특히, 900℃에서의 산화는, 연구한 실시예에서의 프로그래밍이 800℃에서 보다는 수배 정도 훨씬 빨라지게 하는 더 좋은 결과를 낳는다. 이같은 차이의 원인에 대해서는 정확하게 알려지지 않았다. 아마도, 그 원인중의 일부는 소스 및 드레인 영역의 확산 패턴(diffusion pattern)에 대한 온도의 영향 때문이라고 생각되지만, 다른 효과들도 마찬가지로 더 중요하거나, 덜 중요할 수 있으므로, 본 발명이 이러한 점에서 제한되어서는 안된다.
매립형 EPROM을 포함하는 집적 회로의 제조에 있어 가장 명백한 공정은, 메모리에 대해 바람직한 결과를 제공하는 전술한 스페이서 산화도 집적 회로의 논리 부분에서 행함으로써, 가능한한 짧은 공정 단계를 유지하는 것이다. 이와 같이 하면, 채널 길이가 실질적으로 1㎛보다 큰 공정에서는 커다란 문제가 발생되지 않는다. 그러나, 회로의 논리 부분에 있는 채널 길이가 점점 작아지면, 고온 전자 효과가 이 부분에서 점차 중요한 역할을 할 것이다. 해로운 효과중의 하나는, 예를 들면, 산화물 게이트내로의 전자 주입에 의해 임계 전압이 점진적으로 이동하여, 결국은 회로의 동작이 불가능하게 되는 것이다. 이러한 이유로 인해, 채널 길이가 짧아지는 경우, 고온 전자의 형성을 방지하고, 로직에 대한 영향을 가능한 가장 작게 하면서 고온 전자의 발생에 관해 메모리만을 최적화하는 것이 매우 중요하다.
또다른 중요한 매개 변수는 플로팅 게이트와 메모리 셀의 드레인 영역간의 캐패시턴스이다. 프로그래밍 동안, 예를 들어 6V의 비교적 높은 전압이 드레인 영역에 인가되고, 예로서 12V의 전압이 제어 게이트(7)에 인가된다. 선택 셀과 비트 라인을 공유하는 비선택 셀의 드레인 영역에도 역시 6V의 전압이 인가된다. 플로팅 게이트와 드레인 영역간의 캐패시턴스 때문에 비선택 셀내의 플로팅 게이트의 전위가 증가할 것이다. 상기 캐패시턴스가 충분히 클 때, 비선택 셀이 전도 상태로 구동되어, 비트 라인내에 상당한 누설 전류가 발생될 수 있다. 스페이서 산화에 의해 기생 캐패시턴스가 감소될 수 있고, 플로팅 게이트와 드레인간의 산화물이 더욱 두꺼워진다. 그러나, 이러한 EPROM의 최적화 방법이 로직에서도 반드시 바람직한 것은 아니다.
근본적으로 표준 CMOS 공정에 대응함으로써 로직에 대해 최적화되는 공정으로서, 로직 섹션(logic section)에 거의 영향을 주지 않는 단지 몇 개의 보조 공정을 추가하여 EPROM의 최적화를 이루는 공정을 설명한다. 이러한 목적을 위해, 제 2 도에 매립형 EPROM의 평면도를 도시하고, 제 3 및 제 4b 도에는 각각 선 Ⅲ-Ⅲ 및 IV-IV에 따른 단면도를 도시한다. 이 장치는, 통상적인 두께 및 조성물을 갖는 실리콘 반도체 몸체를 포함하는데, 적어도 도면에 도시된 부분은 주로 p 형이다. 메모리 매트릭스(matrix)의 활성 영역은 문자 H 형태로 된 두꺼운 필드 산화물(thick field oxide)의 패턴(11)에 의해 표면에서 규정(define)된다. 전도층, 예를 들어, 폴리 아래의 필드 산화물은 파선으로 표시한다. 도체 트랙(12)은 왼쪽에서 오른쪽으로 확장되며, 메모리의 워드 라인(word line)을 형성한다. 워드 라인은 필드 산화물이 중단된 위치 위에서 플로팅 게이트(13)와 중첩되어 제어 게이트를 형성하며, 이 제어 게이트는 폴리층간 유전체(14)에 의해 플로팅 게이트 전극으로부터 분리된다. 필드 산화물 및 폴리에 의해 덮이지 않은 몸체(10) 부분은 적절한 도펀트에 의해 n 형으로 재도핑(re-doped)되어, 워드 라인과 평행하게 확장되는 스트립 형상(strip-shaped)의 n 형 영역(15) 및 분리된 n 형 영역(16)을 몸체에 형성한다. 영역(15)은 워드에 대한 공통 소스(common source)를 형성한다. 각 영역(16)은 동일한 열내에 있는 두 개의 메모리 셀에 의해 공유되는 공통 드레인 영역을 형성한다. 플로팅 게이트 전극(13) 아래에 위치하는 몸체 부분은 메모리 셀의 채널 영역을 형성한다. 전체 어셈블리(assembly)는 접촉 개구(18)가 드레인 영역(16)에 제공된 유리층(17)으로 덮인다. 영역(16)은 상기 개구를 통하여 통상의 비트 라인과 연결되는데(도면에 도시되지 않음), 이와 같은 비트 라인은 금속 트랙(metal track)의 형태로 워드 라인을 횡단하는 방향으로 확장되고 하나의 열내에 있는 메모리 셀들의 드레인 영역들과 상호 접속된다. 게이트 전극(12 및 13)의 측면은, 프로세스에 대한 설명에서 더 자세히 논의될 스페이서 산화물(19)로 덮여 있다.
제 4a 도는 로직에 속하는 트랜지스터의 단면도이다. 이 트랜지스터는 메모리 트랜지스터처럼 n 채널형으로서, 이 트랜지스터는 p 형 영역(10)내에 형성되고 중간 채널 영역에 의해 상호 분리되는 소스 및 드레인 영역(20 및 21)을 포함한다. 채널 영역의 상부에는 게이트 전극(22)이 위치하고, 게이트 전극은 게이트 유전체(23)에 의해 채널 영역으로부터 분리된다. 드레인 영역(21)에는, 드레인과 채널 사이에서 오믹 저항이 크면서 전계가 저감되는(high-ohmic, field-reducing) n 형 영역에 의해 형성되는 소위 드레인 확장부(drain extension)(24)가 제공된다. 일반적으로 알려진 바와 같이, 이러한 영역은 특히 고온 전자를 발생하는 해로운 쇼트 채널 효과(short channel effect)를 완화시키는 작용을 한다. 본 예에서는, 공정 기술상의 이유 때문에 소스 영역(20)에도 확장부(24)가 또한 제공된다. 게이트 전극(22)의 측면에는 스페이서(25)가 제공된다.
제 5 도 내지 제 13 도를 참조로 하여 다수의 공정 단계를 도시하였으며, 제 5a 도 내지 13a 도는 제 4a 도에 따른 로직 트랜지스터와 관련되고, 제 5b 도 내지 제 10b 도는 제 4b 도의 메모리 셀과 관련된다.
CMOS 공정에서 통상적인 두께 및 조성물을 갖는 실리콘 기판의 표면에 p 및/또는 n 포켓(pocket)을 제공하여, n 채널 또는 p 채널 트랜지스터를 제공하는데 적합한 도핑 농도를 갖는 상기 표면에 인접한 p 및 n 영역을 얻는다. 따라서, 제 4 도에서 (10)으로 표기한 영역은 상기와 같은 포켓에 의해서 형성될 수 있다. 다른 실시예에서, 영역(10)은 최초 반도체 몸체의 표면 영역에 의해 역시 형성될 수 있다. 또한, 활성 영역을 규정하는 필드 산화물이 제 5 도에 도시된 단계에서 이미 제공되었다고 가정한다. 표면에는, 열적 산화에 의해 제조될 트랜지스터의 게이트 유전체를 형성하는 얇은 산화물층(23)이 제공된다(제 5 도). 제 1 폴리층(26)이 이 산화물층(23) 위에 침착되고, 예를 들어 비소(As)와 같은 적절한 도펀트에 의해 도핑된다. 폴리층(26)의 두께는, 예를 들면, 150nm이다. 다음 단계에서, 포토레지스트 마스크(photoresist mask)(27)를 제공하여, 도면의 평면에서 확장되고 플로팅 게이트(13)의 폭과 일치하는 폭을 갖는 메모리 부분내의 트랙을 덮는다. 여기서, 폭이란 용어는 표면과 평행하고, 소스와 드레인간의 채널내에서의 전류 방향을 가로지르는 치수를 의미한다. 포토레지스트층(27)은 로직 부분에서 완전히 제거될 수 있으므로(제 5a 도), 후속하는 에칭(etching) 단계에서 폴리 물질도 역시 제거될 수 있다. 그러나, 본 실시예에서는, 회로의 로직 부분 위에 있는 폴리를 마스킹하여, 메모리 부분내의 폴리의 에칭동안 로직 위에 있는 폴리층(23)이 제거되지 않게 하고, 제자리의 산화물 게이트가 에칭 처리에 노출되지 않게 한다.
에칭 처리후, 마스크(27)를 제거하고, 노출된 폴리를 유전체층(28)으로 덮는다. 다음 단계에서, 유전체층으로부터 폴리층간 유전체(14)를 형성한다. 층(28)은 다양한 물질로 형성될 수 있고, 알려진 다양한 방법으로 형성될 수 있다. 따라서, 층(28)은 폴리의 산화에 의해 형성될 수 있는데, 이 경우에 층(28)은 실리콘 산화물로 구성된다. 본 예에서, 층(28)은 두께가 약 40nm인 옥시니트라이드(oxynitride)층으로서 침착에 의해 제공된다. 계속해서, 제 6 도에 도시된 바와 같이, 메모리는 덮고, 로직은 노출시키는 마스크(29)가 제공된다. 로직 위의 옥시니트라이드는 바람직하게는 이방성 에칭(anisotropic etching) 기법으로 에칭하여, 필드 산화물 위의 노출된 면이 옥시니트라이드에 의해 덮인 채로 남게 한다. 그 후, 마스크(29)를 제거한다. 그러나, 옥시니트라이드는 습식 에칭(wet etching) 기법을 사용하여 등방적으로(isotropically) 제거할 수도 있다.
그 후, 개스 상태의 침착에 의해, 예를 들면, 250nm의 두께로 제 2 폴리층(30)이 제공된다(제 7 도 참조). 층(30)은, 제 7a 도에 도시된 바와 같이, 로직이 제공되고 절연층(82)이 제거된 영역에서 폴리층(26)과 함께 상호 밀착된(coherent) 폴리층을 형성한다. 제 7a 도에서 폴리층(26 및 30)간의 경계는 파선으로 도시되어 있다. 메모리 부분에서는, 대조적으로, 층(30)이 폴리층(26)으로 부터 절연된 층으로서 공정의 나중 단계에서 제어 게이트(12)를 형성하게 될 층을 형성한다(제 7b 도 참조). 침착 이후에, 층(30)의 폴리 물질도, 예로서, 인(P)에 의해 n 형으로 도핑된다. 그 다음, 폴리를 산화로부터 차단하는 층(31)으로 폴리물질을 덮는다. 본 실시예에서는 그 같은 용도로 두께가 약 40nm인 옥시니트라이드층도 사용하는데, 산화 방지를 위한 마스킹을 제공하는 기타 다른 물질, 예로서, 실리콘 질화물도 사용할 수 있다.
제 8 도에 도시된 다음 단계에서, 예를 들면, 포토레지스트의 마스크(32)를 제공하여 로직 영역 전체를 덮고, 또한 워드 라인 및 제어 게이트(12)가 형성될 메모리 섹션내의 제 2 폴리층의 부분을 덮는다. 층(32)이 마스크로서 작용하는 경우, 층 구조를, 옥시니트라이드층(31), 제 2 폴리층(30), 폴리층간 유전체(28) 및 제 1 폴리층(26)의 순서로 국부적으로 제거한다. 로직 부분내의 층 구조는 그대로 유지되어, 다음의 처리 단계들이 로직 부분에 전혀 또는 적어도 실질적으로 영향을 주지 않는다. 폴리 워드 라인(12) 및 플로팅 게이트 전극(13)은 이제 메모리 섹션에 형성된다. 이제, 중(heavy) 비소 주입을 사용하여 메모리 트랜지스터의 소스 영역(16) 및 드레인 영역(15)을 제공한 후, 마스크(32)를 제거한다(제 9b 도 참조). 필요에 따라서는, 마스크(32)를 제거한 후에 비소 주입을 행할 수도 있다. 제 9a 도에서 명백하듯이, 소스 및 드레인 영역은 이러한 주입 단계 동안 메모리 섹션에만 제공되고, 로직 부분은 공정의 상기 단계동안 폴리층에 의해 완전히 마스킹된 상태로 남는다. 계속해서, 산화물 스페이서(19)를 얻기 위해 상기 장치를 산화 처리한다(제 10b 도). 이와 같은 산화는 전술한 바람직한 메모리 특성을 얻는 방법으로 수행된다. 수증기를 포함하는 산화 환경에서 약 900℃의 온도로 약 7 분간 산화시킴으로써 양호한 결과를 얻었다. 플로팅 게이트(13)의 측면 뿐만 아니라, 제어 게이트(12)의 측면도 덮는 스페이서(19)의 두께는, 약 30 내지 80nm이다. 본 예에서의 스페이서(19)는, 플로팅 게이트의 모든 측면을 덮지 않고, 소스 및 드레인 영역에 인접한 측면만을 덮으며, 워드 라인 아래에 위치한 플로팅 게이트의 에지는 훨씬 얇은 옥시니트라이드로 덮는다. 산화물(33)은 산화가 이루어지는 동안 소스 및 드레인 영역(15 및 16) 위에 형성될 수 있다. 이같은 산화물은 플로팅 게이트(13) 아래로 확장될 수 있는데, 이것은 고온 전하 캐리어의 발생 원인이 되며, 어떤 경우에는 플로팅 게이트 전극의 기생 캐패시턴스 감소의 원인이 된다.
로직 부분내의 제어 게이트(12) 및 조합된 폴리층(26, 30)의 상부(제 10a 도 참조)는 산화 단계 동안 산화 방지를 위해 옥시니트라이드층(31)에 의해 마스킹되어, 산화물이 전혀 또는 적어도 실질적으로 형성되지 않게 한다.
이렇게 해서 메모리의 최적화를 위해 행한 단계들이 원칙적으로 완료되며, 그 후, 표준 CMOS 공정에서 통상적인 단계들이 수행된다. 제 11 내지 제 13 도에 도시된 단계에서의 메모리는 제 10b 도에 도시된 상태와 실질적으로 다르지 않으므로, 제 11 내지 제 13 도에서는 메모리를 더 이상 도시하지 않았다. 다음 단계에서, 조합된 폴리층(26, 30)으로부터 게이트 전극(22)이 형성되는데, 그 동안 그 같은 용도로 사용되는 에칭 처리로부터의 방호를 위해 메모리 부분을 마스킹한다. 그 후, 회로의 로직 부분에서, 필수적인 마스킹과 함께 비교적 약간의 비소 주입(34)을 다시 수행하여 소스 및 드레인 확장부(24)를 얻는다. 이 같은 단계가 제 11a 도에 도시되어 있다.
다음 단계에서(제 12a 도), 트랜지스터의 게이트 전극(22)에 스페이서를 제공하는데, 이를 위해서 먼저, 약간의 산화를 행하여 게이트 전극(22)이 얇은 산화물층(35)으로 덮이도록 한다. 이렇게 하는 동안, 게이트 전극의 상부는, 산화 방지 옥시니트라이드층(31) 때문에 전혀 또는 실질적으로 산화되지 않는다. 그 후, 침착에 의해, 예를 들면, 두께가 약 250nm인 산화물층(36)을 제공하고, 이로부터 이방성 에칭 백(ethcing-back)에 의해 스페이서(37)를 형성한다(제 13a 도 참조). 스페이서(35, 37)가 마스크로서 작용하므로, 비소 또는 인을 주입함으로써 소스 영역(20) 및 드레인 영역(21)을 제공한다.
알려진 방법으로 공정을 계속하여 p 채널 트랜지스터를 제조할 수 있다. 그후, 통상적인 방법으로 내부에 접촉 윈도우(contact window)가 제공된 유리층(17)(제 4 도)으로 어셈블리를 덮은 후, 통상의 방법에 의해 접속 패턴을 형성하게 될 금속층을 침착할 수 있다. 본 명세서에서 기술된 공정은, 최적의 메모리 특성을 얻는 동시에 로직 부분이 전혀 또는 실질적으로 영향을 받지 않아 바람직한 특성을 갖게 되는 방식으로, 단지 3 개의 보조 마스크를 부가하는 것에 의해 통상적인 CMOS 공정과 비교하여 달라졌다.
전술된 공정의 변형예를 제 14 도 내지 제 20 도에 도시하였다. 여기서, 제 14a 도 내지 제 20a 도는 다시 로직 트랜지스터를 도시한 것이고, 제 14b 도 내지 20b 도는 메모리 트랜지스터를 도시한 것이다. 대응 부분에는 전술한 예에서와 같이 가능한한 동일한 참조 부호를 병기하였다.
제 14 도는 몸체(10)의 표면에 얇은 게이트 산화물층(23)을 제공하고, 제 1 의 n 형 도핑 폴리층(26)을 코팅하는 단계를 도시한다. 산화 마스킹층(40), 예를 들면 옥시니트라이드층이 다결정 실리콘층(26)상에 제공된다. 그 후, 메모리내의 플로팅 게이트를 규정하고 로직 전체를 덮는 포토레지스트 마스크(41)를 제공한다. 계속해서(제 15 도), 에칭에 의해 폴리층(26)으로부터 플로팅 게이트(13)를 형성한 후, 비소 이온을 주입하여 메모리 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 n 형 영역(15 및 16)을 제공하고, 이온 주입 이전 또는 이후에 포토레지스트 마스크(41)를 제거한다. 그 후, 열적 산화에 의해 산화물 스페이서(42)를 형성한다. 이러한 단계 동안, 로직 내의 폴리층(26) 및 플로팅 게이트(13)의 상부를 옥시니트라이드층(40)으로 마스킹하여 산화를 방지한다. 스페이서(42)의 두께는 다시, 예를 들면, 30 내지 80nm로서, 그 두께는, 선행 실시예에서의 스페이서(19)와 유사하게, 메모리내의 바람직한 기록 특성이 얻어지도록 선택한다. 이 회로의 로직 부분의 표면은 층(23, 26 및 40)에 의해 보호되므로(passivated), 산화는 로직에 전혀 또는 적어도 실질적으로 영향을 주지 않는다. 이러한 공정 단계가 제 16 도에 도시되어 있다.
그 후, 예를 들면, 옥시니트라이드층(43)의 새로운 보호층을 바람직하게는 이미 존재하는 옥시니트라이드층(40)만을 제외하고는 어셈블리 전체에 걸쳐 제공한다. 그 후, 제 17 도에 도시된 바와 같이, 최소한 로직이 노출된 상태로 남게 하는, 예로서, 포토레지스트(40)의 마스크로 메모리 부분을 차폐(screen)한다. 로직 영역상의 옥시니트라이드층(43)을 제거한 후, 제 2 폴리층(30)을 제공하고 n 형으로 도핑한다. 제 2 폴리층은 메모리 부분내의 옥시니트라이드층(43)에 의해 플로팅 게이트(13)로부터 절연되고, 형성될 로직내에서 폴리층(26 및 30)은 다시 연속적인 폴리층을 구성한다(제 18 도).
제 19 도에 도시된 다음 단계에서, 로직내의 트랜지스터의 게이트 전극 및 메모리내의 제어 게이트 및/또는 메모리내의 워드 라인을 포토레지스트 마스크(45)에 의해 동시에 규정한 후, 에칭에 의해 메모리 셀의 제어 게이트(12) 및 게이트 전극(22)을 바람직하게는 이방적으로 형성한다(제 20 도 참조). 다음, 선행 실시예를 참조로 기술한 바와 같은 방법으로 공정을 계속할 수 있다(제 11 도 이후 참조).
제어 게이트가 중복된, 본 명세서에서 기술한 변형예에 있어서는, 표준 CMOS 공정과 비교하여, 단지 두 개의 보조 마스크로 메모리내의 로직 및 스페이서 산화를 분리하여, 로직에 실질적으로 영향을 주지 않으면서, 메모리를 최적화할 수 있다.
비휘발성 메모리 셀 외에도, 캐패시터와 같은 다른 회로 소자도 역시 결합할 수 있는데, 이것의 특정 실시예는 소위 스위치형 캐패시터(switched capacitors)의 시스템을 로직 섹션에 인접하게 제공하여, 예를 들면, 주파수 선택 필터(frequency-selective filters)를 얻는 집적 회로와 관련된 것이다. 전술된 프로그램가능 비휘발성 메모리의 결합은 사용자에게 부가적인 프로그래밍의 가능성을 제공한다. 제 21 도는 그러한 집적 회로의 일실시예에 대한 단면도를 도시한다. 제 21a 도는, 전술한 하나의 방법으로 제조된 회로의 로직 섹션 부분을 형성하는 전계 효과 트랜지스터를 도시한다. 제 21b 도는 제 20b 도의 셀과 대응하는 EPROM 셀을 도시한 것으로서, 여기서, 플로팅 게이트(13)상에 제어 게이트가 제공되어 플로팅 게이트와 중첩된다. 제 21c 도는, 제 21b 도의 EPROM 셀과 동시에 제조된 캐패시터의 단면도이다. 상기 캐패시터는 두꺼운 필드 산화물(11)상에 제공되고, 플로팅 게이트(13)와 동시에 제 1 폴리층으로부터 형성되는 하부 캐패시터판(capacitor plate)(50)을 포함한다. 유전체층(43)은 EPROM 셀의 폴리층간 유전체층(43)과 동시에 캐패시터판(50)상에 형성된다. 트랜지스터 영역에서 이 층을 제거한 후, 제 2 폴리층을 침착하고, 이것으로부터 트랜지스터 게이트(22)와 동시에 제어 게이트(12) 및 다른 캐패시터판(51)을 규정한다. 캐패시터판(51)에 의해 덮이지 않은 유전층의 이들 부분을 제거하고 스페이서(25)를 제공한 후, 유리층을 제공한다. 알려진 방법으로 유리층에 접촉 윈도우(18)를 제공하고, 접촉 윈도우를 통해 판(50 및 51)과 같은 소자와의 윈도우 접촉을 형성할 수 있다.
본 발명은 본 명세서에 주어진 실시예에 한정되지 않으며, 당업자라면 본 발명의 범주내에서 여러 가지 변형이 가능할 것이다. 따라서, 예를 들면, 메모리내의 제어 게이트 및 워드 라인과, 로직 내의 게이트 전극을 형성하는 제 2 폴리층은 금속 또는 실리콘과 금속의 합금과 같은 전도성이 좋은 다른 물질로 대체될 수 있다. 본 발명은 EPROM, EEPROM 및 소위 플래쉬(Flash) EPROM 과 같은 여러 가지 유형의 알려진 프로그램가능 비휘발성 메모리에 또한 바람직하게 이용될 수 있다.

Claims (12)

  1. 절연 게이트 전극(insulated gate electrode)을 갖는 전계 효과 트랜지스터(field effect transistor)와 플로팅 게이트(floating gate)를 갖는 비휘발성 메모리(non-volatile memory) 소자가 반도체 몸체의 표면에 제공되고, 상기 플로팅 게이트는 제어 전극(control electrode)과 채널 영역 사이에 위치하며, 상기 채널 영역은 상기 반도체 몸체내에 위치하는 동시에 상기 반도체 몸체내의 소스(source)와 드레인(drain) 영역 사이에서 확장되는 집적 회로를 제조하되, 상기 표면에 인접하는 제 1 전도형의 제 1 및 제 2 활성 영역을 각각 상기 트랜지스터 및 상기 메모리 소자용으로 상기 반도체 몸체내에 규정하고, 상기 표면은 적어도 상기 제 1 및 제 2 활성 영역에서 게이트 유전체를 형성하는 절연층으로 코팅되고, 상기 절연층상에는 상기 트랜지스터의 상기 게이트 전극 및 상기 메모리 소자의 적어도 상기 플로팅 게이트를 형성하는 실리콘층을 제공하는 집적 회로 제조 방법에 있어서,
    먼저, 상기 트랜지스터의 활성 영역을 상기 실리콘층에 의해 덮인 상태로 유지하면서, 마스크 에칭(masked etching)을 통해 상기 실리콘층으로부터 상기 메모리 소자의 상기 플로팅 게이트를 형성하고, 그 후, 상기 메모리 소자의 제 2 전도형의 소스 및 드레인 영역을 제공하고, 그리고 산화(oxidation) 단계에 의해 적어도 상기 플로팅 게이트의 에지에 산화물층(이하, 스페이서(spacer)라고 지칭함)을 제공하는 제 1 의 일련의 프로세스 단계와, 상기 마스크 에칭을 통해 상기 활성 영역들 중 나머지 활성 영역 위의 상기 실리콘층으로부터 상기 트랜지스터의 절연 게이트 전극을 형성하고, 도핑에 의해 상기 트랜지스터의 상기 제 2 전도형의 소스 및 드레인 영역을 상기 반도체 몸체내에 제공하는 후속하는 일련의 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  2. 제1항에 있어서, 상기 트랜지스터에는 상기 소스 영역과 드레인 영역간에 위치하는 채널이 제공되며, 상기 소스 영역과 드레인 영역간의 거리로서 측정되는 채널 길이는 1㎛ 이하로 되는 것을 특징으로 하는 집적 회로 제조 방법.
  3. 제1항에 있어서, 상기 트랜지스터의 적어도 상기 드레인 영역에는 상기 채널에 인접한 제 2 전도형의 약하게 도핑된 드레인 확장부(lightly doped drain extension)가 제공되는 것을 특징으로 하는 집적 회로 제조 방법.
  4. 제1항에 있어서, 상기 스페이서는, 수증기를 포함하는 산화 환경에서 열적 산화(thermal oxidation)를 통해 상기 플로팅 게이트의 에지상에 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  5. 제4항에 있어서, 상기 산화는 800℃보다 높은 온도에서 수행되는 것을 특징으로 하는 집적 회로 제조 방법.
  6. 제5항에 있어서, 상기 산화는 900℃의 온도에서 수행되는 것을 특징으로 하는 집적 회로 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 몸체의 표면과 나란히 뻗어 있는 산화 실리콘층의 표면은, 상기 플로팅 게이트 전극의 에지를 산화하는 동안 산화를 방지하고 질화물을 포함하는 층에 의해 마스크되는 것을 특징으로 하는 집적 회로 제조 방법.
  8. 제1항에 있어서, 상기 메모리 소자의 소스 및 드레인 영역은, 상기 플로팅 게이트에 상기 스페이서가 제공되기 전에 제공되는 것을 특징으로 하는 집적 회로 제조 방법.
  9. 제1항에 있어서, 상기 실리콘층을 하나의 층상에 다른 하나의 층이 제공된 두 개의 부층(sublayers)에 의해 형성하되, 절연층을, 제 2 부층의 제공 이전에 상기 메모리 소자 영역의 제 1 부층 상에 제공하여 상기 트랜지스터 영역의 제 1 부층이 노출된 상태로 남겨지게 하고, 그 다음에, 상기 제 2 부층을 제공하여 상기 트랜지스터의 영역에서 단일 실리콘층을 얻고, 상기 메모리 소자의 영역에서 두 개의 상호 절연된 부층의 복합층을 얻으며, 이어서, 상기 제어 게이트 전극을 상부 부층으로부터 그리고 상기 플로팅 게이트를 하부 부층으로부터 형성하는 것을 특징으로 하는 집적 회로 제조 방법.
  10. 제1항에 있어서, 상기 트랜지스터 영역의 상기 실리콘층(이하, 제 1 부층이라 지칭함)을 노출시키는 절연층으로 적어도 상기 메모리 소자 영역의 상기 제 1 부층을 덮고, 상기 플로팅 게이트의 에지상에 상기 스페이서를 제공한 후, 상기 메모리 소자의 영역에서 상기 플로팅 게이트로부터 분리된 층을 형성하는 제 2 전도층을 증착하고, 상기 분리된 층으로부터 상기 제어 게이트를 형성하고, 한편 상기 분리층과 제 1 부층으로 단일의 전도층을 형성하며, 상기 전도층으로부터 상기 트랜지스터의 게이트 전극을 상기 트랜지스터 영역에 형성하는 것을 특징으로 하는 집적 회로 제조 방법.
  11. 제9 또는 제10항에 있어서, 상기 플로팅 게이트와 상기 제어 게이트 사이의 상기 절연층은 질화물을 포함하는 층을 형성하는 것을 특징으로 하는 집적 회로 제조 방법.
  12. 제1항에 있어서, 제 1 판(first plate) 및 상기 제 1 판 위에 위치한 제 2 판(second plate)을 갖는 캐패시터를 상기 회로에 제공하되, 상기 판(plate)들에는 각각 상기 메모리 소자의 제어 게이트와 상기 플로팅 게이트가 동시에 제공되는 것을 특징으로 하는 집적 회로 제조 방법.
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