KR100284687B1 - Ras/cas 프리차지없이 메모리셀들을 엑세스할 수 있는 메모리장치 - Google Patents
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RAS/CAS 프리차지없이 메모리셀들을 엑서스할 수 있는 메모리장치가 개시된다. 상기 메모리장치는, 다수개의 메모리셀들을 포함하는 메모리셀 어레이, 제1로우어드레스 스트로브 신호에 응답하여, 첫 번째 로우어드레스를 래치하고 래치된 첫 번째 로우어드레스를 디코딩하는 제1로우어드레스 버퍼/디코더, 상기 메모리셀들중 상기 제1로우어드레스 버퍼/디코더의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭하는 제1센스증폭부. 제1칼럼어드레스 스트로브 신호에 응답하여, 첫 번째 칼럼어드레스를 래치하고 래치된 첫 번째 칼럼어드레스를 디코딩하여 상기 제1센스증폭부를 엑서스하는 제1칼럼어드레스 버퍼/디코더, 제2로우어드레스 스트로브 신호에 응답하여, 두 번째 로우어드레스를 래치하고 래치된 두 번째 로우어드레스를 디코딩하는 제2로우어드레스 버퍼/디코더, 상기 메모리셀들중 상기 제2로우어드레스 버퍼/디코더의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭하는 제2센스증폭부 및 2칼럼어드레스 스트로브 신호에 응답하여, 두 번째 칼럼어드레스를 래치하고 래치된 두 번째 칼럼어드레스를 디코딩하여 상기 제2센스증폭부를 엑서스하는 제2칼럼어드레스 버퍼/디코더를 구비하는 것을 특징으로 한다.
Description
제1도는 일반적인 DRAM/VRAM의 개략적인 블록도.
제2도는 본 발명에 따른 메모리장치의 블록도.
제3도는 제2도에 도시된 센스증폭부 제어부의 세부블럭도.
제4도는 정상모드시 제1도에 도시된 일반적인 DRAM/SRAM의 리드사이클을 나타낸 타이밍도.
제5도는 정상모드시 제2도에 도시된 본 발명에 따른 메모리장치의 리드사이클을 나타낸 타이밍도.
제6도는 페이지 모드시 제1도에 도시된 일반적인 DRAM/SRAM의 리드사이클을 나타낸 타이밍도.
제7도는 페이지 모드시 제2도에 도시된 본 발명에 따른 메모리장치의 리드사이클을 나타낸 타이밍도.
본 발명은 메모리장치에 관한 것으로, 특히 RAS/CAS 프리차지없이 메모리셀들을 엑서스하여 메모리 엑서스 밴드위드스(Bandwidth)를 향상시킬 수 있는 메모리장치에 관한 것이다.
반도체 메모리의 설계 및 공정기술의 급속한 발전으로 메모리칩의 용량은 엄청난 속도로 증가하는 반면에, 메모리칩의 엑서스 속도는 매우 더디게 향상되고 있다. DRAM과 VRAM의 메모리 셀은 2차원 어레이 형태를 가지고 있어 로우(row) 어드레스와 칼럼 (colomn) 어드레스를 분리하여 두번에 걸쳐 어드레싱하여 원하는 메모리셀의 비트를 엑서스할 수 있다. 그러나, 버어스트 모드(Burst Mode) 즉, 페이지 (Page) 모드인 경우에는 한번의 로우 어드레스로 같은 로우에 위치한 여러개의 연속된 칼럼 메모리셀을 어드레싱할 수 있어 엑서스(Access) 속도를 개선할 수 있다. 그러나, 노멀(Nomal) 모드인 경우에는 로우 어드레스가 바뀌면 매번 RAS프리차지 타임이 경과한 후에 다음번의 어드레스가 유효하게 되어 이러한 경우, 메모리 엑서스시 상당한 오버헤드(Overhead)를 지불해야 한다. 이를 좀 더 상세히 설명하면 다음과 같다.
노멀 모드인 경우 메모리 엑서스시간이 60 ns인 DRAM/VRAM을 예를들면, RAS(Row address strobe) 프리차지 타임이 40 ns 정도이며 단일 리드사이클이나 라이트 사이클은 100 ns 가 소요된다. 반면, 페이지 모드인 경우에는 연속된 칼럼 어드레스에 대해 칼럼 어드레스가 바뀔때마다 10 ns의 CAS(Column address strobe) 프리차지 타임이 필요하게 된다. 따라서 로우 벡터나 칼럼 벡터 엑서스를 필요로 하는 고속 이미지 프로세싱이나 LOR(Locality Of Reference)의 특성을 갖는 고속 그래픽스 처리에서는 RAS 프리차지 타임과 CAS 프리차지 타임이 전체 시스템 성능에 상당한 오버헤드가 되며 따라서 시스템 성능을 떨어뜨리는 문제점이 있다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위해 RAS/CAS 프리차지없이 메모리셀들을 엑서스하여 메모리 엑서스 밴드위드스, 즉 메모리 엑서스 속도를 향상시킬 수 있는 메모리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 메모리장치는, 다수개의 메모리셀들을 포함하는 메모리셀 어레이; 제1로우어드레스 스트로브 신호에 응답하여, 첫 번째 로우어드레스를 래치하고 래치된 첫번째 로우어드레스를 디코딩하는 제1로우어드레스 버퍼/디코더; 상기 메모리셀들중 상기 제1로우어드레스 버퍼/디코더의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭하는 제1센스증폭부; 제1칼럼어드레스 스트로브 신호에 응답하여, 첫 번째 칼럼어드레스를 래치하고 래치된 첫번째 칼럼어드레스를 디코딩하여 상기 제1센스증폭부를 엑서스하는 제1칼럼어드레스 버퍼/디코더; 제2로우어드레스 스트로브 신호에 응답하여, 두 번째 로우어드레스를 래치하고 래치된 두 번째 로우어드레스를 디코딩하는 제2로우어드레스 버퍼/디코더; 상기 메모리셀들중 상기 제2로우어드레스 버퍼/디코더의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭하는 제2센스증폭부; 및 2칼럼어드레스 스트로브 신호에 응답하여, 두 번째 칼럼어드레스를 래치하고 래치된 두번째 칼럼어드레스를 디코딩하여 상기 제2센스증폭부를 엑서스하는 제2칼럼어드레스 버퍼/디코더를 구비하는 것을 특징으로 한다.
이하 본 발명의 일실시예에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1도는 일반적인 DRAM/VRAM의 개략적인 블록도로서, 이를 참조하면 일반적인 DRAM/VRAM은 메모리셀 블록, 입출력 버퍼, 리프레쉬 어드레스 카운터 및 제어 및 클럭신호 발생부를 구비한다. 상기 메모리셀 블록에는 메모리셀 어레이, 어드레스 버퍼, 로우 디코더, 칼럼 디코더 및 센스증폭기가 포함된다. 또한 DRAM은 시어리얼 데이터 레지스터/선택기 및 시어리얼 입출력 버퍼를 더 구비한다.
제2도는 본 발명에 따른 메모리장치 즉 DRAM/VRAM의 메모리셀 블록에 대한 블록도이다. 제2도에 도시된 메모리셀 블록은 제1도에 도시된 일반적인 DRAM/VRAM의 구성요소 중의 메모리셀 블럭에 해당하는 부분이다.
제2도를 참조하면, 본 발명에 따른 메모리장치의 메모리셀 블록은, 듀얼 어드레스 버퍼 형태를 가지며, 다수개의 메모리셀들을 포함하는 메모리셀 어레이(28), 제1로우어드레스 버퍼/디코더(21), 제2로우어드레스 버퍼/디코더(22), 제1칼럼어드레스 버퍼/디코더(23), 제2칼럼어드레스 버퍼/디코더(24), 제1센스증폭부(25), 제2센스증폭부(26), 및 센스증폭부 제어부(27)을 구비한다.
제1로우어드레스 버퍼/디코더(21)는 제1로우어드레스 스트로브신호(RAS/)에 응답하여, 외부에서 인가되는 어드레스(ADDR)의 첫 번째 로우어드레스를 래치하고 래치된 첫 번째 로우어드레스를 디코딩한다. 제1센스증폭부(25)는 메모리셀 어레이(28)의 메모리셀들중 제1로우어드레스 버퍼/디코더(21)의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭한다. 제1칼럼어드레스 버퍼/디코더(23)는 제1칼럼어드레스 스트로브 신호(CAS/)에 응답하여, 외부에서 인가되는 어드레스(ADDR)의 첫 번째 칼럼어드레스를 래치하고 래치된 첫 번째 칼럼어드레스를 디코딩하여 제1센스증폭부(25)를 엑서스한다. 엑서스된 제1센스증폭부(25)의 출력은 도시되지 않은 경로를 경유하여 외부로 출력된다.
제2로우어드레스 버퍼/디코더(22)는 제2로우어드레스 스트로브신호(RAS′/)에 응답하여, 외부에서 인가되는 어드레스(ADDR)의 두 번째 로우어드레스를 래치하고 래치된 두 번째 로우어드레스를 디코딩한다. 제2센스증폭부(26)는 메모리셀 어레이(28)의 메모리셀들중 제2로우어드레스 버퍼/디코더(22)의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭한다. 제2칼럼어드레스 버퍼/디코더(24)는 제2칼럼어드레스 스트로브 신호(CAS′/)에 응답하여, 외부에서 인가되는 어드레스(ADDR)의 두 번째 칼럼어드레스를 래치하고 래치된 두 번째 칼럼 어드레스를 디코딩하여 제2센스증폭부(26)를 엑서스한다. 엑서스된 제2센스증폭부(26)의 출력은 도시되지 않은 경로를 경유하여 외부로 출력된다.
제3도는 제2도에 도시된 센스증폭부 제어부(27)의 세부블럭도로서, 이를 참조하면 센스증폭부 제어부(27)는 한개의 T(Toggle) 플립플럽(31)과 4개의 오아게이트(32 내지 35)로 구성된다. 정상 모드시에는 RAS/와 RAS′/가 교대로 센스 증폭부(25,26)를 인에이블시키는데 사용된다.
제3도를 참조하면, 센스증폭부 제어부(27)는 동작 모드에 따라서 제1 및 제2센스증폭부(25,26)에 적절하게 로우 어드레스에 의해 선택된 메모리셀의 데이타가 로딩될 수 있도록 제어한다. 즉, 정상(Normal)모드시에는 제1 및 제2센스증폭부(25,26)에 각각 다른 로우 어드레스의 데이타가 로딩되게 하고, 페이지 모드시에는 같은 로우 어드레스의 데이터가 로딩되게 한다. 이에 대한 구체적인 설명은 아래의 동작설명 부분에서 자세히 설명된다.
제4도는 정상모드시 제1도에 도시된 일반적인 URAM/SRAM의 리드사이클을 나타낸 타이밍도이고, 제5도는 정상모드시 제2도에 도시된 본 발명에 따른 메모리장치의 리드사이클을 나타낸 타이밍도이다.
이하 제5도에 도시된 타이밍도를 참조하여 제2도에 도시된 본 발명에 따른 메모리장치의 정상 모드시의 동작을 설명하겠다. 정강모드의 리드/라이트 동작에서는, 제어신호(PG)가 논리 로우가 되어 외부에서 인가되는 어드레스(ADDR)의 첫번째 로우 어드레스(Rl)가 제1로우어드레스 스트로브 신호(RAS/)에 응답하여 제1로우어드레스 버퍼/디코더(21)에 의해 래치되고 디코딩된다. 다음에 메모리셀 어레이(28)의 메모리셀들중 제1로우어드레스 버퍼/디코더(21)의 출력신호에 의해 선택되는 로우의 메모리셀 데이터가 제1센스증폭부(25)에 의해 전기적으로 감지증폭된다.
다음에는 외부에서 인가되는 어드레스(ADDR)의 첫번째 칼럼어드레스(C1)가 제1칼럼어드레스 스트로브 신호(CAS/)에 응답하여 제1칼럼어드레스 버퍼/디코더(23)에 의해 래치되고 디코딩되며, 이에 따라 제1센스증폭부(25)가 엑서스된다. 엑서스된 제1센스증폭부(25)의 출력은 도시되지 않은 경로를 경유하여 외부로 출력데이터(DATA)로서 출력된다.
또한 제1센스증폭부(25)의 출력이 외부로 출력되는 동안에, 외부에서 인가되는 어드레스(ADDR)의 두번째 로우 어드레스(R2)가 제2로우어드레스 스트로브 신호(RAS′/)에 응답하여 제2로우어드레스 버퍼/디코더(22)에 의해 래치되고 디코딩된다. 다음에 메모리셀 어레이(28)의 메모리셀들중 제2로우어드레스 버퍼/디코더(22)의 출력신호에 의해 선택되는 로우의 메모리셀 데이터가 제2센스증폭부(26)에 의해 전기적으로 감지증폭된다.
다음에는 외부에서 인가되는 어드레스(ADDR)의 두번째 칼럼 어드레스(C2)가 제2칼럼어드레스 스트로브 신호(CAS′/)에 응답하여 제2칼럼어드레스 버퍼/디코더(24)에 의해 래치되고 디코딩되며, 이에 따라 제2센스증폭부(26)가 엑서스된다. 엑서스된 제2센스증폭부(26)의 출력은 도시되지 않은 경로를 경유하여 외부로 출력데이터(DATA)로서 출력된다.
다음에는 상술한 과정이 반복되어 외부에서 순차적으로 인가되는 로우 및 칼럼어드레스들(R3,C3,R4,C4,...)에 의해 선택되는 메모리셀들의 데이터가 순차적으로 외부로 출력 데이터(DATA)로서 출력된다.
따라서 상술한 바와 같이 본 발명에 따른 메모리장치는 두 개의 로우어드레스 버퍼/디코더, 두 개의 칼럼어드레스 버퍼 /디코더, 두 개의 센스증폭부를 구비함으로써, RAS/ 및 CAS/에 응답하여 첫번째 수신된 로우 및 칼럼어드레스(R1,C1)의 메모리셀 데이타가 완전히 유효(valid)하지 않더라도, 즉 첫 번째 수신된 어드레스의 메모리셀 데이터가 출력되는 동안에, RAS′/ 및 CAS′/에 응답하여 두 번째 로우 및 칼럼어드레스가(R2,C2)가 수신되어 두 번째 메모리셀 데이터가 출력된다. 이에 따라 본 발명에 따른 메모리장치의 정상모드에서는 RAS 프리차지 타임없이 메모리셀들을 엑서스할 수 있으므로 메모리 엑서스 밴드위드스, 즉 메모리 엑서스 속도가 향상될 수 있다.
제6도는 페이지 모드시 제1도에 도시된 일반적인 DRAM/SRAM의 리드사이클을 나타낸 타이밍도이고, 제7도는 페이지 모드시 제2도에 도시된 본 발명에 따른 메모리장치의 리드사이클을 나타낸 타이밍도이다.
이하 제7도에 도시된 타이밍도를 참조하여 제2도에 도시된 본 발명에 따른 메모리장치의 페이지 모드시의 동작을 설명하겠다. 페이지 모드의 리드/라이트 동작에서는, 제어신호(PG)가 논리 하이가 되어 제2로우어드레스 버퍼/디코더(22)는 디스에이블되고, 외부에서 인가되는 어드레스(ADDR)의 로우 어드레스(R1)가 제1로우어드레스 스트로브 신호(RAS/)에 응답하여 제1로우어드레스 버퍼/디코더(21)에 의해 래치되고 디코딩된다. 다음에 메모리셀 어레이(28)의 메모리셀들중 제1로우어드레스 버퍼/디코더(21)의 출력신호에 의해 선택되는 로우의 메모리셀들의 데이터가 제1센스증폭부(25) 및 제2센스증폭부(26)에 의해 전기적으로 감지증폭된다. 즉 제1센스증폭부(25) 및 제2센스증폭부(26)에 모두 같은 로우 어드레스의 데이타가 로딩된다.
다음에는 외부에서 순차적으로 인가되는 칼럼 어드레스(C1,c2,...)가 제1 및 제2칼럼어드레스 스트로브 신호(CAS/, CAS′/)에 응답하여 제1 및 제2칼럼어드레스 버퍼/디코더 (23,24)에 의해 래치되고 디코딩되며, 이에 따라 제1 및 제2센스증폭부(25,26)가 교대로 엑서스된다. 즉 칼럼 어드레스가 바뀔 때마다 제1 및 제2센스증폭부(25,26)가 번갈아 가면서 엑서스된다. 엑서스된 제1센스증폭부(25)의 출력과 제2센스증폭부(26)의 출력은 도시되지 않은 경로를 경유하여 외부로 교대로 출력데이터(DATA)로서 출력된다.
따라서 본 발명에 따른 메모리장치의 페이지 모드에서는 CAS 프리차지 타임없이 메모리셀들을 엑서스할 수 있으므로 메모리 엑서스 밴드위드스, 즉 메모리 엑서스 속도가 향상될 수 있다.
상술한 바와 같은 본 발명에 따른 메모리장치에서는, 엑서스시간이 60 ns 인 메모리를 예로 들면, 정상 모드인 경우에는 40 ns 의 RAS 프리차지 타임을 절약할 수 있고 페이지 모드인 경우에는 10 ns의 CAS 프리차지 타밍을 절약할 수 있다.
또한, 이미지 프로세싱과 같은 응용에서는 로우나 칼럼 어드레스 단위로 메모리 셀을 엑서스하는 경우가 많은데, 이러한 경우 로우 벡터를 엑서스할 때는 정상 모드를 인에이블하여 RAS 프리차지 타임을 절약하여 메모리셀을 엑서스하고 칼럼 벡터인 경우에는 CAS 프리차지 타임을 절약하여 메모리셀을 엑서스할 수 있다.
또한, 그래픽스 응용에서는 VLD(Vertual Line Drawing)의 경우 RAS 프리차지 타임을, 일반적인 경우에는 그래픽스 처리의 특성상 2차원 어레이 형태로 LOR의 특성이 있으므로 같은 로우 어드레스에 대해 여러개의 칼럼 어드레스를 엑서스하므로 RAS와 CAS 프리차지 타임을 절약하여 메모리를 엑서스할 수 있다.
Claims (3)
- 다수개의 메모리셀들을 포함하는 메모리셀 어레이; 제1로우어드레스 스트로브 신호에 응답하여, 첫 번째 로우어드레스를 래치하고 래치된 첫번째 로우어드레스를 디코딩하는 제1로우어드레스 버퍼/디코더; 상기 메모리셀들중 상기 제1로우어드레스 버퍼/디코더의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭하는 제1센스증폭부; 제1칼럼어드레스 스트로브 신호에 응답하여, 첫 번째 칼럼어드레스를 래치하고 래치된 첫번째 칼럼어드레스를 디코딩하여 상기 제1센스증폭부를 엑서스하는 제1칼럼어드레스 버퍼/디코더; 제2로우어드레스 스트로브 신호에 응답하여, 두 번째 로우어드레스를 래치하고 래치된 두 번째 로우어드레스를 디코딩하는 제2로우어드레스 버퍼/디코더; 상기 메모리셀들중 상기 제2로우어드레스 버퍼/디코더의 출력신호가 지정하는 메모리셀의 데이터를 감지증폭하는 제2센스증폭부; 및 제2칼럼어드레스 스트로브 신호에 응답하여, 두 번째 칼럼어드레스를 래치하고 래치된 두번째 칼럼어드레스를 디코딩하여 상기 제2센스증폭부를 엑서스하는 제2칼럼어드레스 버퍼/디코더를 구비하는 것을 특징으로 하는 메모리장치.
- 제1항에 있어서, 상기 메모리장치의 정상 모드시에는, 상기 제1 및 제2로우어드레스 스트로브 신호들이 교대로 상기 제1 및 제2센스증폭부들을 인에이블시키는 것을 특징으로 하는 메모리장치.
- 제1항에 있어서, 상기 메모리장치의 페이지 모드시에는, 상기 제1 및 제2로우어드레스 버퍼/디코더들중 하나가 디스에이블되고 상기 제1 및 제2센스증폭기들은 인에이블되는 다른 하나의 로우어드레스 버퍼/디코더의 출력신호가 순차적으로 지정하는 메모리셀들의 데이터를 순차적으로 감지증폭하는 것을 특징으로 하는 메모리장치.
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