KR100284407B1

KR100284407B1 - RF / RF redundancy synthesizer device of digital frequency common communication terminal

Info

Publication number: KR100284407B1
Application number: KR1019970081903A
Authority: KR
Inventors: 고은화; 허영덕
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2001-04-02
Also published as: KR19990061624A

Abstract

본 발명은 단말기의 RF 부분의 주파수 신서사이저에 필요한 위상동기루프를 프랙셔널-N 타입으로 RF와 RF를 동시에 사용할 수 있도록 하고, 프랙셔널-N 타입 PLL 내부의 레퍼런스 디바이더를 완전 분리시켜 RF와 RF를 각각 따로 제어하기 위한 것으로, 이러한 본 발명은 프랙셔널-N 타입 위상동기루프부에서 입력된 레퍼런스 주파수를 분리시켜 비교클럭과의 위상차 값을 프랙셔널-N 타입으로 출력시키면 수신 및 송신 전압제어 발진부는 프랙셔널-N 타입 위상동기루프부에서 출력된 전압으로 제어되어 발진클럭을 출력시키고, 저잡음 증폭부에서 입력 전압의 수신 전파에 대한 잡음 지수를 낮추면 수신 대역필터부에서 대역통과 필터링을 수행하여 수신혼합부에서 수신 대역필터부와 수신 전압제어 발진부의 출력을 혼합시켜 위상차 값을 출력시키고, 수신증폭부에서 수신혼합부의 신호를 증폭시켜 출력시키며, 한편 송신혼합부에서 송신 전압제어 발진부의 출력과 I 및 Q 신호를 혼합시켜 그 위상차 값을 출력시키면 송신 대역필터부에서 대역통과 필터링을 수행하고 전력증폭부에서 송신 대역필터부의 전력을 증폭하여 출력시킴으로써, RF와 RF용으로 완전분리시켜 송신 주파수 신서사이저와 수신부 주파수 신서사이저를 하나의 PLL IC를 이용하여 구성하고, 독립된 레퍼런스 주파수를 사용할 수 있게 되는 것이다.According to the present invention, a phase-locked loop required for a frequency synthesizer of the RF portion of a terminal can be used simultaneously with RF and RF in a fractional-N type, and a reference divider inside the fractional-N type PLL is completely separated to provide RF and RF. In order to separately control the present invention, the present invention separates the reference frequency input from the fractional-N type phase-locked loop part and outputs a phase difference value with the comparison clock in the fractional-N type. The oscillation clock is controlled by the voltage output from the fractional-N type phase-locked loop part, and the low-noise amplification part reduces the noise figure of the received radio wave of the input voltage. Outputs the phase difference value by mixing the output of the reception band filter section and the reception voltage control oscillation section. In the width part, amplify and output the signal from the reception mixer. Meanwhile, in the transmission mixer, the I / Q signal is mixed with the output of the transmission voltage control oscillator and the phase difference value is output. By amplifying and outputting the power of the transmission band filter unit, the transmission frequency synthesizer and the receiver frequency synthesizer can be configured using a single PLL IC by completely separating the RF band and the RF unit, and using independent reference frequencies.

Description

디지털 주파수 공용통신 단말기의 알에프/알에프 이중화 신서사이저 장치RF / RF redundancy synthesizer device of digital frequency common communication terminal

본 발명은 디지털 주파수 공용통신(DTRS, Digital Trunked Radio System) 단말기의 신서사이저(Synthesizer) 장치에 관한 것으로, 특히 단말기의 RF(Radio Frequency, 고주파) 부분의 주파수 신서사이저에 필요한 위상동기루프(PLL, Phase Locked Loop)를 프랙셔널(Fractional)-N 타입으로 RF와 RF를 동시에 사용할 수 있도록 하고, 프랙셔널-N 타입 PLL 내부의 레퍼런스(Reference) 디바이더를 완전 분리시켜 RF와 RF를 각각 따로 제어할 수 있는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synthesizer (Synthesizer) device of a digital trunked radio system (DTRS) terminal, and in particular, a phase locked loop (PLL) required for a frequency synthesizer of a radio frequency (RF) portion of the terminal. It is a device that can use RF and RF simultaneously in Fractional-N type, and control RF and RF separately by completely separating the reference divider inside the Fractional-N type PLL. It is about.

일반적으로 디지털 주파수 공용통신 시스템은 동일한 주파수를 공통으로 사용하여 통신하는 시스템으로, 시간을 달리하여 공용하는 경우와 지역을 달리하여 동시에 공용하는 경우가 있으며, 후자의 경우 전파의 특성상 주파수가 높을수록 많이 공용할 수 있다. 그리고 하나의 채널을 다수의 이용자가 공용하는 것이 아니고 다수의 채널을 다수의 이용자가 공용함으로써 이용자가 자동적으로 다수의 채널 중에서 빈 채널을 선택하게 된다. 따라서 주파수의 이용효율이 높으며 통화품질이 향상되고 데이터 통신과 팩스 통신이 가능하며 주파수는 800MHz 대를 사용한다.In general, the digital frequency common communication system is a system that communicates using the same frequency in common, and may be shared at different times and regions at the same time.In the latter case, the higher the frequency, the more the frequency. Can be shared In addition, one channel is not shared by a plurality of users, but a plurality of channels are shared by a plurality of users so that the user automatically selects an empty channel among the plurality of channels. Therefore, the frequency utilization is high, the call quality is improved, data communication and fax communication are possible, and the frequency is 800MHz.

이러한 디지털 주파수 공용통신 시스템은 단말기(이동 전화)에 개별 번호(Unique ID)를 부여하여 개별 통신(Individual Call)을 할 수 있으며, 지령국(Center)에서 그룹 전체와 일제 통화(All Call)를 할 수 있는 그룹 통신 기능과 비상시에 일제 통보 서비스를 할 수 있으므로 치안, 운수, 건설, 항만 분야에도 편리하게 이용할 수 있는 시스템이다.This digital frequency common communication system can make an individual call by giving a unique ID to a terminal (mobile phone), and make an all call with the whole group at a command center. It is a system that can be conveniently used for security, transportation, construction, and port fields because it can provide group communication function and simultaneous notification service in case of emergency.

여기서 단말기는 한 개 또는 다수의 가입자 그룹에 속하여 운용되는데 단말기는 지령국과 교신하며, 단말기 상호간에 통화할 수 있고, 망교환기를 경유하여 PSTN(Public Switched Telephone Network, 공중 전화 교환망)과 접속이 가능하다.In this case, the terminal belongs to one or more subscriber groups, and the terminal communicates with the commanding station, can talk with each other, and can connect to the public switched telephone network (PSTN) via the network switch. Do.

도1은 종래 디지털 주파수 공용통신 단말기의 신서사이저의 블록구성도이다.1 is a block diagram of a synthesizer of a conventional digital frequency common communication terminal.

이에 도시된 바와 같이, 일정한 주파수를 발생시키는 오실레이터(1)와; 상기 오실레이터(1)에서 발생된 레퍼런스 주파수를 분리시키는 레퍼런스 디바이더(3)와, 전압제어 발진부(7)에서 생성된 발진클럭을 소정 레벨로 분주하여 비교 클럭을 생성하는 N카운터(4)와, 상기 레퍼런스 디바이더(3)의 기준 클럭과 상기 N카운터(4)의 비교 클럭의 위상을 비교하여 위상차를 발생시키는 위상 검출부(5)로 이루어진 위상동기루프부(2)와; 상기 위상동기루프부(2)에서 출력된 위상차값을 저역 필터링하는 루프필터부(6)와; 상기 루프필터부(6)에서 출력된 전압으로 제어되어 발진클럭을 출력시키는 전압제어 발진부(7)로 구성되었다.As shown therein, the oscillator 1 generates a constant frequency; A reference divider (3) separating the reference frequency generated by the oscillator (1), an N counter (4) for generating a comparison clock by dividing the oscillation clock generated by the voltage controlled oscillator (7) to a predetermined level; A phase synchronous loop section 2 comprising a phase detection section 5 for generating a phase difference by comparing the phases of the reference clock of the reference divider 3 and the comparison clock of the N counter 4; A loop filter unit 6 for low-pass filtering the phase difference value output from the phase synchronous loop unit 2; The voltage control oscillator 7 is controlled by the voltage output from the loop filter unit 6 to output the oscillation clock.

도2는 도1에서 위상동기루프의 상세블록도이다.FIG. 2 is a detailed block diagram of the phase locked loop of FIG.

이에 도시된 바와 같이, 클럭(Clock)과 데이터(Data)와 래치 인에이블(LE, Latch Enable) 신호를 일시 저장하는 레지스터(11)와; 일정한 주파수를 발생시키는 오실레이터(12)와; 입력되는 RF 주파수를 미리 나누어 주파수 값을 적게하는 RF1 및 RF2 프리스칼러(Prescaler)(13)(14)와; 상기 RF1 및 RF2 프리스칼러(13)(14)에서 나누어진 발진클럭을 소정 레벨로 분주하여 비교 클럭을 생성하는 RF1 및 RF2 N카운터(15)(16)와; 상기 오실레이터(12)에서 발생된 기준주파수를 분리시키는 RF1 및 RF2 R카운터(17)(18)와; 상기 RF1 및 RF2 N카운터(15)(16)의 비교클럭과 상기 RF1 및 RF2 R카운터(17)(18)의 기준클럭의 위상을 비교하여 위상차를 발생시키는 RF1 및 RF2 위상검출부(19)(20)와; 상기 RF1 및 RF2 위상검출부(19)(20)의 출력에서 락을 검출하는 RF1 및 RF2 락 검출부(21)(22)와; 상기 레지스터(11)에서 패스트락(Fast Lock)을 검출하는 패스트락(23)과; 상기 RF1 위상검출부(19)에서 검출된 위상차 값을 전하로 변환시켜 출력시키는 RF1 전하펌프부(24)와; 상기 RF2 위상검출부(19)에서 검출된 위상차 값을 상기 패스트 락(23)의 패스트 락에 따라 전하로 변환시켜 출력시키는 RF2 전하펌프부(25)와; 상기 카운터(15 - 18)와 락 검출부(21)(22)의 신호를 입력받아 다중화하여 패스트 락 검출 신호를 출력시키는 다중화부(26)로 구성되었다.As shown therein, a register 11 for temporarily storing a clock, data, and latch enable signal; An oscillator 12 for generating a constant frequency; RF1 and RF2 prescalers 13 and 14 for dividing the input RF frequency in advance and reducing the frequency value; RF1 and RF2 N counters (15) and (16) for generating a comparison clock by dividing the oscillation clocks divided by the RF1 and RF2 prescalers (13) and (14) to a predetermined level; RF1 and RF2 R counters (17) (18) for separating the reference frequency generated by the oscillator (12); RF1 and RF2 phase detectors 19 and 20 for generating a phase difference by comparing the phases of the reference clocks of the RF1 and RF2 N counters 15 and 16 with the reference clocks of the RF1 and RF2 R counters 17 and 18. )Wow; RF1 and RF2 lock detectors (21) (22) for detecting locks at the outputs of the RF1 and RF2 phase detectors (19) (20); A fast lock (23) for detecting a fast lock in the register (11); An RF1 charge pump unit 24 for converting the phase difference value detected by the RF1 phase detection unit 19 into a charge and outputting the charge; An RF2 charge pump unit 25 for converting the phase difference value detected by the RF2 phase detection unit 19 into a charge according to the fast lock of the fast lock 23 and outputting the electric charge; The multiplexer 26 is configured to receive and multiplex the signals of the counters 15 to 18 and the lock detectors 21 and 22 to output a fast lock detection signal.

이와 같이 구성된 종래의 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The operation of the conventional apparatus configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 입력된 RF in1 신호는 RF1 프리스칼러(13)에서 미리 나누어 주파수 값을 적게한다. 이는 피드백되는 주파수가 높으면 몫이 커져 많이 나누어야 하기 때문에 미리 나누어주기 위해 필요한 동작이다. 그리고 RF1 R카운터(17)는 오실레이터(12)에서 발생된 기준주파수를 분리시킨다. 그러면 RF1 위상검출부(19)는 RF1 N카운터(15)의 비교클럭과 RF1 R카운터(17)의 기준클럭의 위상을 비교하여 위상차를 발생시키고, RF1 락 검출부(21)에서 락을 검출하게 된다. 그래서 RF1 전하펌프부(24)는 RF1 위상검출부(19)에서 검출된 위상차 값을 전하로 변환시켜 루프필터부(6)로 전송하게 된다.First, the input RF in1 signal is divided in advance by the RF1 prescalar 13 to reduce the frequency value. This is a necessary operation for dividing in advance because the quotient increases when the frequency fed back is high. The RF1 R counter 17 separates the reference frequency generated from the oscillator 12. Then, the RF1 phase detector 19 compares the phase of the reference clock of the RF1 N counter 15 and the reference clock of the RF1 R counter 17 to generate a phase difference, and detects the lock in the RF1 lock detector 21. Therefore, the RF1 charge pump unit 24 converts the phase difference value detected by the RF1 phase detection unit 19 into a charge and transmits it to the loop filter unit 6.

한편 입력된 RF in2 신호는 RF2 프리스칼러(14)에서 미리 나누어 주파수 값을 적게한다. 그리고 RF2 R카운터(18)는 오실레이터(12)에서 발생된 기준주파수를 분리시킨다. 그러면 RF2 위상검출부(20)는 RF2 N카운터(16)의 비교클럭과 RF2 R카운터(18)의 기준클럭의 위상을 비교하여 위상차를 발생시키고, RF2 락 검출부(22)에서 락을 검출하게 된다. 그래서 RF2 전하펌프부(25)는 RF2 위상검출부(19)에서 검출된 위상차 값을 패스트 락(23)의 패스트 락에 따라 전하로 변환시켜 루프필터부(6)로 전송하게 된다.On the other hand, the input RF in2 signal is pre-divided by the RF2 prescalar 14 to reduce the frequency value. The RF2 R counter 18 separates the reference frequency generated by the oscillator 12. Then, the RF2 phase detector 20 compares the phases of the comparison clock of the RF2 N counter 16 and the reference clock of the RF2 R counter 18 to generate a phase difference, and detects the lock by the RF2 lock detector 22. Thus, the RF2 charge pump unit 25 converts the phase difference value detected by the RF2 phase detector 19 into a charge according to the fast lock of the fast lock 23 and transmits the charge to the loop filter unit 6.

이에 따라 다중화부(26)는 카운터(15 - 18)와 락 검출부(21)(22)의 신호를 입력받아 다중화하여 패스트 락 검출 신호를 출력시키게 된다.Accordingly, the multiplexer 26 receives the signals of the counters 15-18 and the lock detectors 21 and 22 and multiplexes them to output a fast lock detection signal.

그래서 루프필터부(6)는 위상동기루프부(2)에서 출력된 위상차값을 저역 필터링하고, 전압제어 발진부(7)에서는 루프필터부(6)의 출력된 전압을 제어하여 발진클럭을 출력시키도록 동작하였다.Therefore, the loop filter unit 6 low-pass filters the phase difference value output from the phase-locked loop unit 2, and the voltage controlled oscillator 7 controls the output voltage of the loop filter unit 6 to output the oscillation clock. Was operated.

그러나 레퍼런스디바이더가 하나로 구성되어 있어서 RF용과 IF(Intermediate Frequency, 중간주파수)용으로 임의의 레퍼런스 주파수를 사용할 수가 없는 문제점이 있었다.However, since the reference divider is configured as one, there is a problem that an arbitrary reference frequency cannot be used for RF and IF (intermediate frequency).

예를 들어 D-TRS 차량용 단말기와 같이 채널 간격은 25KHz이지만, 송신부가 직접 변조 방식을 채택하게 됨으로써 국내 TRS 채널을 생성하는데 어려운 점이 있었다. 더구나 FHMA(Frequency Hopping Multiple Access, 주파수 도약 다원 접속) 방식을 사용하는 D-TRS 단말기용으로써 채널간의 도약식 록(Lock) 타임 특성을 향상시키는 데 무척 우려움이 있게 된다.For example, as in the D-TRS vehicle terminal, the channel spacing is 25KHz, but since the transmitter adopts a direct modulation method, it is difficult to create a domestic TRS channel. In addition, for D-TRS terminals using frequency hopping multiple access (FHMA) schemes, there is a great concern in improving the lock time characteristics between channels.

그리고 종래의 PLL IC(Integrated Circuit, 집적 회로)는 RF와 RF용으로 사용할 수 있는 타입이 있지만, 프랙셔널 타입이 아니기 때문에 프랙셔널 타입의 처리에 적용할 수 없는 문제점이 있었다.In addition, although the conventional PLL IC (Integrated Circuit, IC) has a type that can be used for RF and RF, there is a problem that can not be applied to the processing of the fractional type because it is not a fractional type.

또한 종래의 일반적인 PLL IC 중에 RF/RF 이중모드로 사용할 수 있는 PLL IC가 있으나, 채널간의 간격이 곧 레퍼런스 주파수로 결정되어진다. 이에 주파수 신서사이저를 설계함에 있어 특성을 향상하는 데 한계점이 있고, 주파수 계획 자체에 어려움이 따르게 된다. 이는 레퍼런스 주파수를 얼마로 선정하느냐에 따라 어느 한 채널에서 다른 한 채널로 도약하는데 걸리는 시간이 결정되기 때문이다. 그리고 프랙셔널-N 타입의 PLL IC는 RF용과 RF용으로 동시에 사용할 수가 없기 때문에 이제까지는 수신부와 송신부에 PLL IC를 따로 따로 사용하여 주파수 신서사이저를 구성하여야만 하는 불편함이 있었다.In addition, although there is a conventional PLL IC that can be used in the RF / RF dual mode PLL IC, the interval between channels is soon determined as the reference frequency. Therefore, there are limitations in improving the characteristics of the frequency synthesizer design, and the frequency planning itself is difficult. This is because the time taken to jump from one channel to another depends on how much the reference frequency is selected. Since fractional-N type PLL ICs cannot be used simultaneously for RF and RF, there has been inconvenience of having to configure frequency synthesizer by using PLL IC separately in receiver and transmitter.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 단말기의 RF 부분의 주파수 신서사이저에 필요한 위상동기루프를 프랙셔널-N 타입으로 RF와 RF를 동시에 사용할 수 있도록 하고, 프랙셔널-N 타입 PLL 내부의 레퍼런스 디바이더를 완전 분리시켜 RF와 RF를 각각 따로 제어할 수 있는 디지털 주파수 공용통신 단말기의 RF/RF 이중화 신서사이저 장치를 제공하는 데 있다.Accordingly, the present invention has been proposed to solve the conventional problems as described above, and an object of the present invention is to use a phase-locked loop required for the frequency synthesizer of the RF portion of the terminal as a fractional-N type to simultaneously use RF and RF. The present invention provides an RF / RF redundancy synthesizer device for a digital frequency common communication terminal that can separate RF and RF separately by completely separating the reference divider inside the fractional-N type PLL.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 디지털 주파수 공용통신 단말기의 RF/RF 이중화 신서사이저 장치는,RF / RF redundancy synthesizer device of the digital frequency common communication terminal according to the present invention to achieve the above object,

입력된 레퍼런스 주파수를 분리시켜 비교클럭과의 위상차 값을 프랙셔널-N 타입으로 출력시키는 프랙셔널-N 타입 위상동기루프부와; 상기 프랙셔널-N 타입 위상동기루프부에서 출력된 전압으로 제어되어 발진클럭을 출력시키는 수신 및 송신 전압제어 발진부와; 입력 전압의 수신 전파에 대한 잡음 지수를 낮추는 저잡음 증폭부(LNA, Low Noise Amplifier)와; 상기 저잡음 증폭부에서 출력된 신호의 대역통과 필터링을 수행하는 수신 대역필터부(BPF, Band Pass Filter)와; 상기 수신 대역필터부와 상기 수신 전압제어 발진부의 출력을 혼합시켜 위상차 값을 출력시키는 수신혼합부와; 상기 수신혼합부의 신호를 증폭시켜 출력시키는 수신증폭부와; 상기 송신 전압제어 발진부의 출력과 I(In-phase) 및 Q(Quadrature-phase) 신호를 혼합시켜 그 위상차 값을 출력시키는 송신혼합부와; 상기 송신혼합부의 신호에 대역통과 필터링을 수행하는 송신 대역필터부와; 상기 송신 대역필터부의 전력을 증폭시켜 출력시키는 전력증폭부로 이루어짐을 그 기술적 구성상의 특징으로 한다.A fractional-N type phase synchronous loop unit for separating an input reference frequency and outputting a phase difference value with a comparison clock in a fractional-N type; A receiving and transmitting voltage controlled oscillator for controlling the voltage output from the fractional-N type phase locked loop unit to output an oscillation clock; A low noise amplifier (LNA) for lowering a noise figure of the received radio wave of the input voltage; A band pass filter (BPF) for performing band pass filtering of the signal output from the low noise amplifier; A reception mixing unit which mixes outputs of the reception band filter unit and the reception voltage control oscillation unit to output a phase difference value; A reception amplifier for amplifying and outputting the signal of the reception mixer; A transmission mixing section for mixing the output of the transmission voltage controlling oscillation section with the in-phase and quadrature-phase signals and outputting a phase difference value; A transmission band filter unit performing band pass filtering on the signal of the transmission mixing unit; It is characterized in that the technical configuration consisting of a power amplifier for amplifying and outputting the power of the transmission band filter unit.

도 1은 종래 디지털 주파수 공용통신 단말기의 신서사이저의 블록구성도,1 is a block diagram of a synthesizer of a conventional digital frequency communication terminal;

도 2는 도1에서 위상동기루프의 상세블록도,2 is a detailed block diagram of a phase locked loop in FIG. 1;

도 3은 본 발명에 의한 디지털 주파수 공용통신 단말기의 RF/RF 이중화 신서사이저 장치의 블록구성도,3 is a block diagram of an RF / RF duplex synthesizer device of a digital frequency common communication terminal according to the present invention;

도 4는 도3에서 프랙셔널-N 타입 위상동기루프부의 블록구성도.FIG. 4 is a block diagram of a fractional-N type phase synchronization loop unit in FIG. 3; FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

31: 프랙셔널-N 타입 위상동기루프부 32: 수신 전압제어 발진부31: Fractional-N type phase locked loop section 32: Receive voltage control oscillation section

33: 저잡음 증폭부 34: 수신 대역필터부33: low noise amplifier 34: reception band filter

35: 수신 혼합부 36: 수신 증폭부35: receiving mixer 36: receiving amplifier

37: 송신 전압제어 발진부 38: 송신 혼합부37: transmission voltage control oscillator 38: transmission mixing section

39: 송신 대역필터부 40: 전력 증폭부39: transmission band filter unit 40: power amplifier unit

이하, 상기와 같이 구성된 본 발명 디지털 주파수 공용통신 단말기의 RF/RF 이중화 신서사이저 장치의 기술적 사상에 따른 일실시예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the technical idea of the RF / RF redundancy synthesizer device of the present invention configured as described above will be described in detail.

도3은 본 발명에 의한 디지털 주파수 공용통신 단말기의 RF/RF 이중화 신서사이저 장치의 블록구성도이다.3 is a block diagram of an RF / RF duplex synthesizer device of a digital frequency common communication terminal according to the present invention.

이에 도시된 바와 같이, 입력된 레퍼런스 주파수를 분리시켜 비교클럭과의 위상차 값을 프랙셔널-N 타입으로 출력시키는 프랙셔널-N 타입 위상동기루프부(31)와; 상기 프랙셔널-N 타입 위상동기루프부(31)에서 출력된 전압으로 제어되어 발진클럭을 출력시키는 수신 및 송신 전압제어 발진부(32)(37)와; 입력 전압의 수신 전파에 대한 잡음 지수를 낮추는 저잡음 증폭부(33)와; 상기 저잡음 증폭부(33)에서 출력된 신호의 대역통과 필터링을 수행하는 수신 대역필터부(34)와; 상기 수신 대역필터부(34)와 상기 수신 전압제어 발진부(32)의 출력을 혼합시켜 위상차 값을 출력시키는 수신혼합부(35)와; 상기 수신혼합부(35)의 신호를 증폭시켜 출력시키는 수신증폭부(36)와; 상기 송신 전압제어 발진부(37)의 출력과 I 및 Q 신호를 혼합시켜 그 위상차 값을 출력시키는 송신혼합부(38)와; 상기 송신혼합부(38)의 신호에 대역통과 필터링을 수행하는 송신 대역필터부(39)와; 상기 송신 대역필터부(39)의 전력을 증폭시켜 출력시키는 전력증폭부(40)로 구성된다.As shown therein, a fractional-N type phase synchronous loop unit 31 which separates an input reference frequency and outputs a phase difference value with a comparison clock as a fractional-N type; A reception and transmission voltage controlled oscillator (32) (37) for controlling the voltage output from the fractional-N type phase-locked loop (31) to output an oscillation clock; A low noise amplifier 33 for lowering the noise figure of the received radio wave of the input voltage; A reception band filter unit 34 for performing band pass filtering of the signal output from the low noise amplifier 33; A reception mixing section (35) for mixing the outputs of the reception band filter section (34) and the reception voltage control oscillation section (32) to output a phase difference value; A reception amplifier unit 36 for amplifying and outputting the signal of the reception mixer 35; A transmission mixing section 38 for mixing the output of the transmission voltage controlling oscillation section 37 with the I and Q signals and outputting a phase difference value thereof; A transmission band filter unit 39 for performing bandpass filtering on the signal of the transmission mixing unit 38; And a power amplifier 40 for amplifying and outputting the power of the transmission band filter unit 39.

상기에서 프랙셔널-N 타입 위상동기루프부(31)는, 도4에 도시된 바와 같이, 입력된 RF1과 RF2와 OSC 주파수를 각각 증폭시키는 RF1과 RF2 및 OSC 증폭부(41 - 43)와; 상기 RF1 및 RF2 증폭부(41)(43)의 RF 주파수를 각각 미리 나누어 주파수 값을 적게하는 RF1 및 RF2 프리스칼러(44)(45)와; 상기 RF1 및 RF2 프리스칼러(44)(45)에서 나누어진 발진클럭을 각각 소정 레벨로 분주하여 비교 클럭을 생성하는 RF1 및 RF2 N카운터(46)(47)와; 상기 OSC 증폭부(42)의 기준주파수를 각각 분리시키는 RF1 및 RF2 레퍼런스 디바이더(48)(49)와; 상기 RF1 및 RF2 N카운터(46)(47)의 비교클럭과 상기 RF1 및 RF2 레퍼런스 디바이더(48)(49)의 기준클럭의 위상을 각각 비교하여 위상차를 발생시키는 RF1 및 RF2 위상검출부(50)(51)와; 상기 RF1 및 RF2 N카운터(46)(47)에서 출력된 주파수의 프랙셔널 부분을 각각 누적하는 RF1 및 RF2 프랙셔널 누적부(52)(53)와; 상기 RF1 및 RF2 위상검출부(50)(51)와 상기 RF1 및 RF2 프랙셔널 누적부(52)(53)의 출력전하를 각각 펌프하여 프랙셔널-N 타입의 RF1 및 RF2 신호를 출력하는 RF1 및 RF2 출력전하 펌프부(54)(55)로 구성된다.As described above, the fractional-N type phase-locking loop unit 31 includes: RF1, RF2, and OSC amplifiers 41-43 for amplifying the input RF1, RF2, and OSC frequencies, respectively, as shown in FIG. RF1 and RF2 prescalers (44) (45) for dividing the RF frequencies of the RF1 and RF2 amplifiers (41) (43) in advance to reduce frequency values; RF1 and RF2 N counters 46 and 47 for generating a comparison clock by dividing the oscillation clocks divided by the RF1 and RF2 prescalers 44 and 45 to a predetermined level, respectively; RF1 and RF2 reference dividers (48) (49) for separating reference frequencies of the OSC amplifier (42), respectively; RF1 and RF2 phase detection unit 50 for generating a phase difference by comparing the phases of the reference clocks of the RF1 and RF2 N counters 46 and 47 with the reference clocks of the RF1 and RF2 reference dividers 48 and 49, respectively. 51); RF1 and RF2 fractional accumulators 52 and 53 for accumulating fractional portions of frequencies output from the RF1 and RF2 N counters 46 and 47, respectively; RF1 and RF2 outputting fractional-N type RF1 and RF2 signals by pumping output charges of the RF1 and RF2 phase detectors 50 and 51 and the RF1 and RF2 fractional accumulators 52 and 53, respectively. It consists of output charge pump parts 54 and 55.

이와 같이 구성된 본 발명에 의한 디지털 주파수 공용통신 단말기의 RF/RF 이중화 신서사이저 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The operation of the RF / RF duplex synthesizer device of the digital frequency common communication terminal according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저 RF1 증폭부(41)는 입력된 RF1 주파수를 증폭시킨다. 그러면 RF1 프리스칼러(44)는 RF1 증폭부(41)의 주파수를 미리 나누어 주파수 값을 적게하고, RF1 N카운터(46)는 RF1 프리스칼러(44)에서 나누어진 발진클럭을 소정 레벨로 분주하여 비교 클럭을 생성하게 된다.First, the RF1 amplifier 41 amplifies the input RF1 frequency. Then, the RF1 prescaler 44 divides the frequency of the RF1 amplification unit 41 in advance to reduce the frequency value, and the RF1 N counter 46 divides the oscillation clock divided by the RF1 prescaler 44 to a predetermined level and compares it. Generate a clock.

그리고 OSC 증폭부(42)에서 오실레이터에서 입력된 주파수를 증폭시키면, RF1 레퍼런스 디바이더(48)는 OSC 증폭부(42)의 기준주파수를 분리시키게 된다. 그래서 RF1 위상검출부(50)는 RF1 N카운터(46)의 비교클럭과 RF1 레퍼런스 디바이더(48)의 기준클럭의 위상을 비교하여 위상차를 발생시키고, RF1 프랙셔널 누적부(52)는 RF1 N카운터(46)의 주파수에서 프랙셔널 부분을 누적하게 된다. 그래서 RF1 출력전하 펌프부(54)는 RF1 위상검출부(50)와 RF1 프랙셔널 누적부(52)의 출력전하를 펌프하여 프랙셔널-N 타입의 RF1 신호를 전압제어 발진부(32)(37)로 출력하게 된다.When the OSC amplifier 42 amplifies the frequency input from the oscillator, the RF1 reference divider 48 separates the reference frequency of the OSC amplifier 42. Thus, the RF1 phase detector 50 compares the phase of the reference clock of the RF1 N divider 46 with the reference clock of the RF1 N divider 46 to generate a phase difference, and the RF1 fraction accumulator 52 generates an RF1 N counter ( The fractional part is accumulated at the frequency of 46). The RF1 output charge pump 54 pumps the output charges of the RF1 phase detector 50 and the RF1 fractional accumulator 52 to convert the fractional-N type RF1 signal into the voltage controlled oscillator 32, 37. Will print.

한편 RF2 증폭부(43)는 입력된 RF2 주파수를 증폭시킨다. 그러면 RF2 프리스칼러(45)는 RF2 증폭부(43)의 주파수를 미리 나누어 주파수 값을 적게하고, RF2 N카운터(47)는 RF2 프리스칼러(45)에서 나누어진 발진클럭을 소정 레벨로 분주하여 비교 클럭을 생성하게 된다.Meanwhile, the RF2 amplifier 43 amplifies the input RF2 frequency. Then, the RF2 prescaler 45 divides the frequency of the RF2 amplifying unit 43 in advance to decrease the frequency value, and the RF2 N counter 47 divides the oscillation clock divided by the RF2 prescaler 45 to a predetermined level and compares the frequency. Generate a clock.

그리고 RF2 레퍼런스 디바이더(49)는 OSC 증폭부(42)의 기준주파수를 분리시키게 된다. 그래서 RF2 위상검출부(51)는 RF2 N카운터(47)의 비교클럭과 RF2 레퍼런스 디바이더(R카운터)(49)의 기준클럭의 위상을 비교하여 위상차를 발생시키고, RF2 프랙셔널 누적부(53)는 RF2 N카운터(47)의 주파수에서 프랙셔널 부분을 누적하게 된다. 그래서 RF2 출력전하 펌프부(55)는 RF2 위상검출부(51)와 RF2 프랙셔널 누적부(53)의 출력전하를 펌프하여 프랙셔널-N 타입의 RF2 신호를 전압제어 발진부(32)(37)로 출력하게 된다.The RF2 reference divider 49 separates the reference frequency of the OSC amplifier 42. Thus, the RF2 phase detector 51 compares the phases of the comparison clocks of the RF2 N counter 47 and the reference clocks of the RF2 reference divider (R counter) 49 to generate a phase difference, and the RF2 fraction accumulator 53 The fractional portion is accumulated at the frequency of the RF2 N counter 47. Thus, the RF2 output charge pump unit 55 pumps the output charges of the RF2 phase detector 51 and the RF2 fractional accumulator 53 to transfer the fractional-N type RF2 signal to the voltage controlled oscillator 32, 37. Will print.

이에 따라 수신 전압제어 발진부(32)는 프랙셔널-N 타입 위상동기루프부(31)에서 출력된 전압으로 제어되어 발진클럭을 출력시키게 된다.Accordingly, the reception voltage control oscillator 32 is controlled by the voltage output from the fractional-N type phase synchronization loop unit 31 to output the oscillation clock.

그리고 저잡음 증폭부(33)에서 입력 전압의 수신 전파에 대한 잡음 지수를 낮추면, 수신 대역필터부(34)에서 대역통과 필터링을 수행하고, 수신 혼합부(35)에서는 수신 대역필터부(34)와 수신 전압제어 발진부(32)의 출력을 혼합시켜 위상차 값을 출력시키게 된다. 그래서 수신증폭부(36)는 수신혼합부(35)의 신호를 증폭시켜 수신신호를 출력시키게 된다.When the low noise amplifier 33 lowers the noise figure of the received radio wave of the input voltage, the band pass filtering is performed by the reception band filter unit 34, and the reception band filter unit 34 and the reception mixing unit 35 perform the band pass filtering. The output of the reception voltage control oscillator 32 is mixed to output a phase difference value. Thus, the reception amplifier 36 amplifies the signal of the reception mixer 35 to output the reception signal.

또한 송신 전압제어 발진부(37)는 프랙셔널-N 타입 위상동기루프부(31)에서 출력된 전압으로 제어되어 발진클럭을 출력시키게 된다.In addition, the transmission voltage controlled oscillator 37 is controlled by the voltage output from the fractional-N type phase locked loop unit 31 to output the oscillation clock.

그래서 송신혼합부(38)는 송신 전압제어 발진부(37)의 출력과 I 및 Q 신호를 혼합시켜 그 위상차 값을 출력시키고, 송신 대역필터부(39)에서 대역통과 필터링을 수행한 다음 전력증폭부(40)에서 송신 대역필터부(39)의 전력을 증폭시켜 출력시키도록 동작하게 된다.Thus, the transmission mixer 38 mixes the output of the transmission voltage control oscillator 37 with the I and Q signals and outputs the phase difference values, and performs band pass filtering in the transmission band filter 39, and then the power amplifier. At 40, the power of the transmission band filter unit 39 is amplified and output.

이에 따라 N카운터(46)(47)와 프랙셔널 누적부(52)(53)가 존재하기 때문에 정수 부분과 소수 부분으로 나누어 ″f_VCO/f_ref″값을 처리할 수 있게 된다.As a result, since there are N counters 46 and 47 and fractional accumulation units 52 and 53, the " f _VCO / f _ref " value can be processed by dividing the integer portion and the fractional portion.

예를 들어, f_VCO= 934.2625MHz이고, f_OSCin= 18.45MHz이면, 일반적인 PLL IC를 사용하기 위해서는 f_ref= 12.5KHz를 사용하여, R카운터(17)(18)는 18.45MHz/12.5KHz = 1476이 되고, N카운터(15)(16)는 934.2625MHz/12.5KHz = 74741이 된다. 단, 채널 간격이 25KHz이므로 f_ref를 12.5KHz만 사용할 수 있다.For example, if f _VCO = 934.2625 MHz and f _OSCin = 18.45 MHz, f _ref = 12.5 KHz to use a conventional PLL IC, and R counters 17 and 18 are 18.45 MHz / 12.5 KHz = 1476 The N counters 15 and 16 become 934.2625 MHz / 12.5 KHz = 74741. However, because the channel spacing is 25KHz, only 12.5KHz can be used for f _ref .

그러나 본 발명에 의한 프랙셔널-N 타입 PLL IC를 이용하게 되면 f_ref를 50KHz로 사용할 수 있게 되어, R카운터인 레퍼런스 디바이더(48)(49)는 18.45MHz/50KHz = 369이고, 934.2625MHz/50KHz = 18685.25이므로, N카운터(46)(47)는 18685가 되고, 소수 부분인 0.25는 프랙셔널 누적부(52)(53)에서 2를 8로 나눈 값으로 처리하게 된다.However, when the fractional-N type PLL IC according to the present invention is used, f _ref can be used at 50 KHz. The reference dividers 48 and 49, which are R counters, are 18.45 MHz / 50 KHz = 369 and 934.2625 MHz / 50 KHz. = 18685.25, the N counters 46 and 47 become 18685, and 0.25, the fractional part, is treated as a fraction of 2 divided by 8 in the fractional accumulators 52 and 53.

여기서 프랙셔널 누적부(52)(53)를 설계할 때 나누는 값을 어떻게 해 주느냐에 따라 f_ref를 결정해주는 팩터가 된다. 위의 예에서는 8을 예로 들었지만, 이 값은 5, 10, 12, 14, 15, 16 등등의 값이 될 수 있다.Here, when designing the fractional accumulators 52 and 53, it becomes a factor for determining f _ref depending on how to divide a value. In the example above, 8 is taken as an example, but this value can be 5, 10, 12, 14, 15, 16, and so on.

이처럼 본 발명은 단말기의 RF 부분의 주파수 신서사이저에 필요한 위상동기루프를 프랙셔널-N 타입으로 RF와 RF를 동시에 사용할 수 있도록 하고, 프랙셔널-N 타입 PLL 내부의 레퍼런스 디바이더를 완전 분리시켜 RF와 RF를 각각 따로 제어하게 되는 것이다.As such, the present invention enables the use of a phase-synchronized loop required for the frequency synthesizer of the RF portion of the terminal at the same time as the fractional-N type RF, and completely separates the reference divider in the fractional-N type PLL to completely separate the RF and the RF. Will be controlled separately.

이상에서 살펴본 바와 같이, 본 발명에 의한 디지털 주파수 공용통신 단말기의 RF/RF 이중화 신서사이저 장치는 프랙셔널-N 타입의 PLL IC를 사용함으로써 레퍼런스 주파수를 결정하는 데 있어 여러 가지 가능성을 허용하여 주파수 계획 자체가 용이하게 되고, RF와 RF용으로 완전분리시킴으로써 송신 주파수 신서사이저와 수신부 주파수 신서사이저를 하나의 PLL IC를 이용하여 구성할 수 있고, 독립된 레퍼런스 주파수를 사용할 수 있는 효과가 있게 된다.As described above, the RF / RF duplex synthesizer device of the digital frequency common communication terminal according to the present invention allows various possibilities in determining the reference frequency by using a fractional-N type PLL IC, thereby allowing the frequency planning itself. By completely separating the RF and the RF, the transmitter frequency receiver and the receiver frequency synthesizer can be configured using a single PLL IC, and an independent reference frequency can be used.

또한 송신부 구조가 직접 변조 방식으로 되어 있고, 수신부 구조가 직접 변조 방식으로 되어 있는 이동통신 단말기에서 모든 주파수 신서사이저를 하나의 PLL IC로 회로를 구성하여 이동통신 단말기의 원가 절감과 용량을 감소시킬 수 있는 효과도 있게 된다.In addition, in the mobile communication terminal where the structure of the transmitter is directly modulated and the structure of the receiver is directly modulated, all frequency synthesizers can be configured with a single PLL IC to reduce the cost and capacity of the mobile communication terminal. It also works.

Claims

입력된 레퍼런스 주파수를 분리시켜 비교클럭과의 위상차 값을 프랙셔널-N 타입으로 출력시키는 프랙셔널-N 타입 위상동기루프부와;A fractional-N type phase synchronous loop unit for separating an input reference frequency and outputting a phase difference value with a comparison clock in a fractional-N type;

상기 프랙셔널-N 타입 위상동기루프부에서 출력된 전압으로 제어되어 발진클럭을 출력시키는 수신 및 송신 전압제어 발진부와;A receiving and transmitting voltage controlled oscillator for controlling the voltage output from the fractional-N type phase locked loop unit to output an oscillation clock;

입력 전압의 수신 전파에 대한 잡음 지수를 낮추는 저잡음 증폭부와;A low noise amplifier for lowering a noise figure of the received radio wave of the input voltage;

상기 저잡음 증폭부에서 출력된 신호의 대역통과 필터링을 수행하는 수신 대역필터부와;A reception band filter unit performing band pass filtering of the signal output from the low noise amplifier;

상기 수신 대역필터부와 상기 수신 전압제어 발진부의 출력을 혼합시켜 위상차 값을 출력시키는 수신혼합부와;A reception mixing unit which mixes outputs of the reception band filter unit and the reception voltage control oscillation unit to output a phase difference value;

상기 수신혼합부의 신호를 증폭시켜 출력시키는 수신증폭부와;A reception amplifier for amplifying and outputting the signal of the reception mixer;

상기 송신 전압제어 발진부의 출력과 I 및 Q 신호를 혼합시켜 그 위상차 값을 출력시키는 송신혼합부와;A transmission mixing section for mixing the output of the transmission voltage controlling oscillation section with the I and Q signals and outputting a phase difference value;

상기 송신혼합부의 신호에 대역통과 필터링을 수행하는 송신 대역필터부와;A transmission band filter unit performing band pass filtering on the signal of the transmission mixing unit;

상기 송신 대역필터부의 전력을 증폭시켜 출력시키는 전력증폭부로 구성된 것을 특징으로 하는 디지털 주파수 공용통신 단말기의 알에프/알에프 이중화 신서사이저 장치.The RF / RF redundancy synthesizer device of claim 1, further comprising a power amplifier configured to amplify and output power of the transmission band filter unit.

제 1항에 있어서, 상기 프랙셔널-N 타입 위상동기루프부는,The method of claim 1, wherein the fractional-N type phase locked loop portion,

입력된 RF1과 RF2와 OSC 주파수를 각각 증폭시키는 RF1과 RF2 및 OSC 증폭부와;An RF1, RF2, and OSC amplifying unit for amplifying the input RF1, RF2, and OSC frequencies, respectively;

상기 RF1 및 RF2 증폭부의 RF 주파수를 각각 미리 나누어 주파수 값을 적게하는 RF1 및 RF2 프리스칼러와;RF1 and RF2 prescalers for dividing the RF frequencies of the RF1 and RF2 amplifiers in advance to reduce frequency values;

상기 RF1 및 RF2 프리스칼러에서 나누어진 발진클럭을 각각 소정 레벨로 분주하여 비교 클럭을 생성하는 RF1 및 RF2 N카운터와;RF1 and RF2 N counters for generating a comparison clock by dividing the oscillation clocks divided by the RF1 and RF2 prescalers to a predetermined level, respectively;

상기 OSC 증폭부의 기준주파수를 각각 분리시키는 RF1 및 RF2 레퍼런스 디바이더와;RF1 and RF2 reference dividers for separating the reference frequency of the OSC amplification unit, respectively;

상기 RF1 및 RF2 N카운터의 비교클럭과 상기 RF1 및 RF2 레퍼런스 디바이더의 기준클럭의 위상을 각각 비교하여 위상차를 발생시키는 RF1 및 RF2 위상검출부와;RF1 and RF2 phase detection units for generating a phase difference by comparing the phases of the comparison clock of the RF1 and RF2 N counters and the reference clocks of the RF1 and RF2 reference dividers, respectively;

상기 RF1 및 RF2 N카운터에서 출력된 주파수의 프랙셔널 부분을 각각 누적하는 RF1 및 RF2 프랙셔널 누적부와;An RF1 and RF2 fractionation accumulator for accumulating fractional portions of frequencies output from the RF1 and RF2 N counters, respectively;

상기 RF1 및 RF2 위상검출부와 상기 RF1 및 RF2 프랙셔널 누적부의 출력전하를 각각 펌프하여 프랙셔널-N 타입의 RF1 및 RF2 신호를 출력하는 RF1 및 RF2 출력전하 펌프부로 구성된 것을 특징으로 하는 디지털 주파수 공용통신 단말기의 알에프/알에프 이중화 신서사이저 장치.Digital frequency common communication comprising an RF1 and RF2 output charge pump unit for outputting fractional-N type RF1 and RF2 signals by pumping output charges of the RF1 and RF2 phase detectors and the RF1 and RF2 fractional accumulators, respectively. RF / RF redundancy synthesizer device in the terminal.