KR100282801B1 - 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치 및 그 방법 - Google Patents

무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치 및 그 방법 Download PDF

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Abstract

본 발명은 WLL시스템에서 WLL 무선접속 규격을 만족하면서 WLL교환기의 V5.2 및 BRI접합장치와 연결시 D채널을 최소한의 채널에 할당하여 송수신할 수 있도록 하며, 실장보드를 모듈화하여 시스템 유지보수 및 확장성을 용이하도록 한 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치 및 그 방법에 관한 것으로, RFU(1)로부터 입력되는 아날로그 신호(A)를 디지탈 신호(D)로 바꾸어 모뎀으로 보내주고, 모뎀으로부터 수신된 디지탈 데이터를 RFU(1)에 아날로그 데이타로 변환하여 주는 A/D, D/A로 된 신호변환부(2)(3), 상기 신호변환부(2)(3)로부터 입력되는 데이터를 코드분할변환시켜 원하는 데이터형태로 변환시키는 제1,제2모뎀부(4)(5), 상기 제1,제2모뎀(4)(5)을 통해 나오는 데이터에서 D채널을 찾아내어 이들 4개를 모아 64Kbps의 채널 하나로 만들어주는 채널핸들러/HDLC제어기(6), 채널핸들러/HDLC제어기(6)로부터 받은 데이터를 IPC통신을 할 수 있도록 프레임화시키며 블럭 전반에 대한 제어를 수행하는 CPU(7), 상기 CPU(7)에 연결되어 변수나 데이터를 임시 저장하는 메모리(8), 상기 CPU(7)와 메인 프로세서(12)사이에 연결되어 IPC통신을 수행하도록 처리하여 주는 IPC인터페이스부(9), 상기 제1,제2모뎀(4)(5)을 통해 출력되는 64Kbps의 데이터를 2.048bps로 만들어 주는 먹스/디먹스(10)로 이루어진다.

Description

무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치 및 그 방법
본 발명은 무선 가입자망 시스템(이하 "WLL"이라 함)에 관한 것으로, 특히 WLL시스템에서 WLL 무선접속 규격을 만족하면서 WLL교환기의 V5.2 및 BRI(Basic Rate Interface)접합장치와 연결시 D채널을 최소한의 채널에 할당하여 송수신할 수 있도록 하며, 실장보드를 모듈화하여 시스템 유지보수 및 확장성을 용이하도록 한 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치 및 그 방법에 관한 것이다.
일반적으로 WLL시스템에서 BRI정보를 서비스 해 주고 있으며, 이 정보를 처리해 주기 위하여 2B+D 정보를 음성대역정보 B채널에 실어 보내주어야 한다.
특히 D채널은 2비트의 정보만 가지고 있기 때문에 BRI서비스가 늘어나면 WLL 시스템 내에서의 전체 음성 정보 처리 용량이 줄어들게 되는데 이는 8비트의 B채널 하나에 2비트의 D채널을 할당하여 보내주어야 하기 때문이다.
현재 WLL시스템에서 서비스되는 ISDN정보를 처리하여 교환기쪽으로 송수신하기 위하여 두가지 방법을 사용하고 있는데 첫째는 RPC와 교환기간의 연결 프로토콜이 E1/V5.2일 경우 처리방법이고, 둘째는 RPC와 교환기간 연결이 2W 디지탈 라인일 경우 처리방법이다.
그러나 상기와 같은 종래 기술에 있어서는, BRI정보를 처리해 주기 위하여 2B+D정보를 음성대역정보 B채널에 실어보내주어야 하는데 D채널이 2비트의 정보만 가지고 있기 때문에 BRI서비스가 늘어날 경우 WLL시스템 내에서의 전체 음성 정보 처리 용량이 줄어들게 되는 문제가 있다.
본 발명은 이와같은 종래의 문제점을 해결하기 위하여 안출한 것으로, WLL시스템에 있어서 WLL무선 접속규격을 만족하면서 WLL교환기의 V5.2 및 BRI정합장치와 연결시 D채널을 최소한의 채널에 할당하여 송수신 할 수 있으며, 이를 수행하기 위한 디지털 유니트와 2W BRI 인터페이스 유니트를 제공함으로써 실장보드를 모듈화할 수 있어 시스템 유지보수 및 확장성이 용이해지도록 한 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치 및 그 방법을 제공하는데 있다.
도 1은 본 발명에 따라 RP내에서 D채널 조합 및 분배기능을 하는 디지털 유 니트의 구성도
도 2는 본 발명의 BRI인터페이스 보드의 구성도
도 3은 본 발명에 따라 D채널을 B채널 하나에 실어보낸 경우를 설명하기 위 한 도면
도 4는 본 발명에 따라 D채널 4개를 모아 하나의 B채널에 실어보낸 경우를 설명하기 위한 도면
도 5는 본 발명에 따른 디지털 유니트부의 D 채널 처리를 위한 동작흐름도
도 6은 본 발명에 따른 BRI인터페이스 보드의 D채널 처리를 위한 동작흐름도
〈도면의 주요 부분에 대한 부호의 설명〉
1:RFU 2,3:신호변환부
4:제1모뎀부 5:제2모뎀부
6:채널 핸들러/HDLC 콘트롤러 7,21:CPU
8,22:메모리 9,23:IPC인터페이스부
10,25:먹스/디먹스 11:디지털 유니트부
12:메인 프로세서 13:RPC
26:교환기 30:BRI인터페이스부
이하, 본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 디지탈 유니트(11)의 블록의 상세구성도로, RFU(1)로부터 입력되는 아날로그 신호(A)를 디지탈 신호(D)로 바꾸어 모뎀으로 보내주고, 모뎀으로부터 수신된 디지탈 데이터를 RFU(1)에 아날로그 데이타로 변환하여 주는 A/D, D/A로 된 신호변환부(2)(3)와, 상기 신호변환부(2)(3)로부터 입력되는 데이터를 코드분할변환시켜 원하는 데이터형태로 변환시키는 제1,제2모뎀부(4)(5)와, 상기 제1,제2모뎀(4)(5)을 통해 나오는 데이터에서 D채널을 찾아내어 이들 4개를 모아 64Kbps의 채널 하나로 만들어주는 채널핸들러/HDLC제어기(6)와, 채널핸들러/HDLC제어기(6)로부터 받은 데이터를 IPC통신을 할 수 있도록 프레임화시키며 블럭 전반에 대한 제어를 수행하는 CPU(7)와, 상기 CPU(7)에 연결되어 변수나 데이터를 임시 저장하는 메모리(8)와, 상기 CPU(7)와 메인 프로세서(12)사이에 연결되어 IPC통신을 수행하도록 처리하여 주는 IPC인터페이스부(9)와, 상기 제1,제2모뎀(4)(5)을 통해 출력되는 64Kbps의 데이터를 2.048bps로 만들어 주는 먹스/디먹스(10)로 구성된다.
도면중 미설명 부호 12는 타임 스위치가 내장된 메인 프로세서, 13은 RPC-E1-1F, 14는 RPC이며, 도 1에서 상기 RIU와 RPC(14)를 뺀 부분이 RP이다.
도 2는 BRI 인터페이스부(30)의 블록도로, 2W 인터페이스부로부터 나오는 2B+D데이터에서 D채널을 추출하여 CRC(Cyclic Redundancy Check)체크후 이들의 실제 데이터 2비트를 모아 64Kbps의 채널 하나로 만들어 주는 채널핸들러/HDLC제어기(20)와, 상기 채널핸들러/HDLC제어기(20)로부터 받은 데이터를 IPC통신을 할 수 있도록 프레임화시키며 블록전반에 대한 제어를 수행하는 CPU(21)와, 상기 CPU(21)에연결되어 변수나 데이터를 임시 저장하는 메모리(22)와, 상기 CPU(21)와 메인프로세서(12)사이에 연결되어 IPC통신을 수행할 수 있도록 처리하여 주는 IPC인터페이스부(23)와, 상기 메인 프로세서(12)에 연결되며, 2W인터페이스부(24)로부터 입력되는 64Kbps의 2B데이터를 2.048bps로 만들어주는 먹스/디먹스(25)로 구성된 것으로, 도면중 미설명 부호 19는 타임 스위치를 갖는 메인 프로세서, 26은 상기 2W인터페이스부(24)와 2W라인 포트#1-16을 통하여 연결되는 교환기( BRI 인터페이스부 내장)이다
이와같이 구성된 본 발명의 작용을 설명하면 다음과 같다.
먼저 도 3은, WLL시스템에서 ISDN서비스시 D채널을 처리하는 방식에 대한 개념도로, 기존의 시스템에서 D채널을 음성을 전달하는 B채널에 실어 보내며, 도 4는 D채널을 최적의 방법으로 채널에 할당하여 보내는 방식으로 2B+D에서 D채널이 2비트로 구성되어 있다.
따라서, 이들의 2비트를 HDLC핸들러로 추출하여 CRC체크 등을 수행후 실제 D채널 데이트 2비트를 추출하여 이들 4개의 D채널 2비트 총 8비트를 하나의 채널로 만들어 이를 RPC(14)로 전송하여 주고 이를 분해하여 원하는 가입자에게 보낸다.
도 1는 RP에서 이들 D채널을 추출하여 도 3처럼 하나의 채널에 4개의 D채널을 할당하고 이를 송수신하여 주는 디지탈 유니트(11)의 블록도를 나타낸 것으로, RIU(가입자 접속장치)로부터 무선으로 신호가 RFU(1)에 입력되면, RFU(1)로부터의 아날로그 신호가 신호변환부(2)(3)를 통하여 디지탈 신호로 변환되고, 제1,제2모뎀부(4)(5)를 통하여 RIU로부터 상향된 데이트가 코드 분할 변조된 후 이들 데이터중 2B는 그대로 먹스/디먹스(10)로 전송되고, 채널 핸들러/HDLC콘트롤러(6)에서 4개의 D채널을 뽑아내어 하나의 타임 슬롯으로 만든 후 이를 CPU(7)와 IPC인터페이스부(9) 및 메인프로세서(12)를 통하여 RPC(14)로 전송한다.
따라서, RPC(14)에서는 메인 프로세서(19)의 타임스위치를 통하여 2B와 D를 스위칭제어하게 된다.
즉, 도 2에 도시된 바와같이, RPC(14)내의 BRI인터페이스부(30)에서는 ISDN서비스시 WLL교환기(26)와의 정합방식이 2W 디지탈라인일 때 이를 서비스하기 위해서 WLL교환기(26)와 BRI인터페이스부(30)를 통하여 인터페이스되는 2W인터페이스부(24)의 2W개별 포트가 RIU의 ISDN서비스 가입자 번호와 같이 할당되어 연결되면 서로간의 경로가 항상 오픈되어 각각의 포트로 입력되는 정보들이 어느 가입자로 가는 데이터인지 쉽게 판별할 수 있다.
즉, RIU#1번을 BRI 인터페이스 PBA#1의 2W 라인 포트 #1과 매칭시키고, RIU #2번을 BRI 인터페이스 PBA #1의 2W 라인 포트 #2와 매칭시키면 WLL무선접속규격에서 정의한 RP-교환기간 D채널 바이패스에 규합된다.
BRI인터페이스보드(30)는 이와 부합되도록 각 RIU의 번호와 각 출력포트의 번호가 일치하도록 이루어져 실제 오가는 D채널의 정보가 어디에서 와서 어디로 가는지 알 수 있기 때문에 D채널을 읽어 볼 필요가 없다.
상기 도 2에서 신호흐름 ①과 ②를 살펴보면 ①의 경우는 합쳐진 D채널 정보가 IPC채널에 실려 송수신되는 경우의 흐름이고, ②의 경우는 이 D채널정보가 트래픽 즉, 음성정보채널에 실려 전달된 다음 메인 프로세서(19)에 내장된 타임 스위치에서 IPC인터페이스부(23)로 전달되고 이 데이터가 HDLC콘트롤러(20)에 의해 2W인터페이스부(24)를 통해 인터페이스되어 WLL교환기(26)로 전달된다.
여기서, 2W인터페이스부(24)는 WLL시스템의 BRI와 RPC(14)간을 2W로 연결시켜주며 이들간의 커런트 피딩 기능을 가지지 않는다.
그리고 트래픽 채널에 D채널을 실어 보내는 경우는 ISDN서비스 가입자가 늘어나 2W 라인 포트의 1-16번 채널에 실어 보내기 힘든 경우로서 D채널을 IPC채널에 실지 않고 트래픽 채널에 실어 보내는 경우이다.
도 5는 디지탈 유니트부(11)의 D채널 처리 방법을 나타낸 것으로, 파우어 온시 디지탈 유니트(11)의 PBA를 초기화시키고(S1), RIU로부터 2B+D를 제1,제2모뎀부(4)(5)에 입력시킨다(S2).
다음에 입력채널이 D채널인가를 판단하여(S3), D채널이면 HDLC콘트롤러(6)에서 HDLC헤드, 엔드, CRC비트 제거후 4개의 2비트 D채널을 하나의 B채널화한다(S4).
그리고 IPC인터페이스부(9)에서 D채널에 D채널 구분 프리미티브(Primitive)부착과 D채널정보를 IPC화하여 메인 프로세서부(12)에 송신한다(S5).
따라서, 메인 프로세서부(12)에서는 IPC화된 D채널 수신후 16번 채널에 여유가 있는지를 판단한다(S6,S7).
만일, 16번채널에 여유가 있으면, RPC E1-IF(13)에서 IPC데이터화된 D채널을 수신후 이를 LPAD처리후 16번 채널에 삽입 및 삽입정보를 전송한다(S8).
그러나 상기 S7단계에서 16번 채널에 여유가 없으면, 메인 프로세서(12)에서 D채널 데이터의 IPC헤드를 제거후 타임 스위치부로 전달 및 D채널정보 RPC E1-IF (13)로 전송한다(S9).
또한, 메인 프로세서(12)의 타임스위치부에서는 30B트래픽 채널에 D채널 삽입 및 삽입정보를 RPC E1-IF(13)로 전송한다(S10).
한편, 상기 S3단계에서 입력되는 채널이 D채널이 아니면, 먹스/디먹스(10)에서 2B채널을 받아 E1프레임으로 변환하고(S11), 메인 프로세서(12)의 타임스위치부에서 각 디지털 유니트(11)로부터 입력된 데이터를 정합한다(S12).
그리고 RPC E1-IF(13)에 포함되는 타임스위치부에서는 메인 프로세서(12)로부터 받은 30B데이터가 IPC인터페이스부(9)로부터 LPAD처리된 데이터를 16번 채널에 삽입하고, RPC E1-IF(13)의 E1프레머로 30B+D채널을 전송한다(S13,S14).
즉, 디지털 유니트(11)의 D 채널 처리 과정은, 상향시 D채널에 대한 정보가 디지탈 유니트(11)의 CPU(7)에 의해 IPC화되어 메인 프로세서(12)까지 전달되며 D채널이 IPC인터페이스부(9)를 통해 RPC E1-IF(13)에서 16번에 삽입될 경우 이를 D채널 정보와 LAPD처리정보와 같이 RPC(14)로 전달하고, 메인 프로세서(12)에서 B 채널에 D채널을 삽입할 시(16번 채널에 부하가 클 때), 이 D채널정보는 B채널에 삽입된 정보와 D 채널 정보(즉 각 RIU의 2비트 D채널 정보 4개를 합친 정보)를 포함하여 LAPD처리하여 RPC(14)로 보낸다.
그리고 하향시에는 16번 채널에 LAPD처리되어 온 D채널정보를 분석하여 16번에 들어있으면 IPC인터페이스부(9)를 통하여 디지탈 유니트(11)로 보내고 B채널에 없으면 메인 프로세서(12)에 알려 타임 스위치에서 이 D채널이 삽입된 B채널을 추출하여 IPC인터페이스부(9)를 통해 디지털 유니트(11)로 보낸다.
도 6은 BRI인터페이스부(30)의 D채널 처리 방법을 나타낸 것으로, 파우어 온상태에서 BRI인터페이스부(30)의 PBA를 초기화하고(S21), E1-RP E1프레머에서 RP로부터 30B+D를 입력받는다(S22).
다음에 E1-RP 타임 스위치에서 16번의 D채널을 빼고 30B를 입력받아 메인 프로세서(19)의 타임스위치부로 전송한다(S23).
그리면 메인 프로세서(12)의 타임스위치부에서 30B를 받아 이를 BRI 인터페이스부(30)의 먹스/디먹스(25)로 보낸다(S24).
한편, 채널핸들러/HDLC콘트롤러(20)에서는 16번 채널 추출후 HDLC프로토콜 을 처리하여 CPU(21)로 전송한다(S25).
또한, IPC 인터페이스부(23)에서는 16번 채널의 LPAD처리후 호처리 정보를 분석하여 LAPD데이터내에 호처리 정보말고 D채널 데이터를 체크한다(S26).
그리고 D채널이 존재하는가를 판단하여 D채널이 존재하면 IPC인터페이스부(23)에서 D채널 및 D채널 정보를 IPC화하여 메인 프로세서(19)의 IPC부로 보낸다(S28).
따라서, 메인 프로세서(19)의 IPC부에서는 D채널 및 D채널정보를 BRI인터페이스 및 IPC처리부로 보내는데(S29), 이때 BRI인터페이스 및 IPC처리부는 채널핸들러/HDLC콘트롤러(20),CPU(21),메모리(22),IPC인터페이스부(23)를 말한다.
그러면, BRI인터페이스 및 IPC처리부에서는 D채널정보를 분석후 D채널 데이터를 HDLC콘트롤러(20)로 보내고 이를 제어한다(S30).
그리고 HDLC콘트롤러(20)에서는 각 출력 포트별로 2비트의 D채널로 분리하여 각 채널별로 삽입한다(S31).
BRI 인터페이스부에서는 2B+D 데이터로 만들어 교환기(26)로 송부한다(S32).
상기 S27단계에서 D채널이 존재하지 않으면, IPC인터페이스부(23)에서 D채널 데이터는 없고 이에대한 정보(즉,트래픽 채널에 삽입한 경우)만 있는 경우 이 정보를 IPC화하여 메인 프로세서(19)로 보낸다(S33).
따라서, 메인 프로세서(19)내의 IPC처리부에서는 D채널 정보를 분석한 후 타임 스위치부를 제어하여 D채널이 삽입된 트래픽 채널을 추출하여 IPC인터페이스부(23)로 보낸다(S34).
그러면 메인 프로세서(19)내의 IPC처리부에서는 D채널 데이터를 IPC인터페이스부(23)를 통하여 BRI 인터페이스 IPC처리부로 보낸후 상기 S30단계로 돌아간다(S35).
이상에서 설명한 바와같은 본 발명은 WLL시스템에 있어서 WLL무선 접속규격을 만족하면서 WLL교환기의 V5.2 및 BRI정합장치와 연결시 D채널을 최소한의 채널에 할당하여 송수신 할 수 있는 효과가 있으며, 이를 수행하기 위한 디지털 유니트와 2W BRI 인터페이스 유니트를 제공함으로써 실장보드를 모듈화할 수 있어 시스템 유지보수 및 확장성이 용이해지는 효과가 있다.

Claims (5)

  1. WLL시스템의 RP내에서 D채널 조합 및 분배 기능을 하는 디지털 유니트에 있어서,
    상기 디지털 유니트가, RFU(1)로부터 입력되는 아날로그 신호(A)를 디지탈 신호(D)로 바꾸어 모뎀으로 보내주고, 모뎀으로부터 수신된 디지탈 데이터를 RFU(1)에 아날로그 데이타로 변환하여 주는 A/D, D/A로 된 신호변환부(2)(3)와,
    상기 신호변환부(2)(3)로부터 입력되는 데이터를 코드분할변환시켜 원하는 데이터형태로 변환시키는 제1,제2모뎀부(4)(5)와,
    상기 제1,제2모뎀(4)(5)을 통해 나오는 데이터에서 D채널을 찾아내어 64Kbps의 채널 하나로 만들어주는 채널핸들러/HDLC제어기(6)와,
    채널핸들러/HDLC제어기(6)로부터 받은 데이터를 IPC통신을 할 수 있도록 프레임화시키며 블럭 전반에 대한 제어를 수행하는 CPU(7)와,
    상기 CPU(7)에 연결되어 변수나 데이터를 임시 저장하는 메모리(8)와,
    상기 CPU(7)와 메인 프로세서(12)사이에 연결되어 IPC통신을 수행하도록 처리하여 주는 IPC인터페이스부(9)와,
    상기 제1,제2모뎀(4)(5)을 통해 출력되는 64Kbps의 데이터를 2.048bps로 만들어 주는 먹스/디먹스(10)를 포함하여 구성된 것을 특징으로 하는 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치.
  2. 제 1항에 있어서, 상기 채널핸들러/HDLC콘트롤러부(6)가,
    4개의 2비트 D 채널을 하나의 B채널화하는 것을 특징으로 하는 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당 방법.
  3. WLL시스템의 RPC내에서 D채널 조합 및 분배 기능을 하는 BRI인터페이스 유니트에 있어서,
    2W 인터페이스부(24)로부터 나오는 2B+D데이터에서 D채널을 추출하여 CRC체크후 이들의 실제 데이터 2비트를 모아 64Kbps의 채널 하나로 만들어 주는 채널핸들러/HDLC제어기(20)와,
    상기 채널핸들러/HDLC제어기(20)로부터 받은 데이터를 IPC통신을 할 수 있도록 프레임화시키며 블록전반에 대한 제어를 수행하는 CPU(21)와,
    상기 CPU(21)에 연결되어 변수나 데이터를 임시 저장하는 메모리(22)와,
    상기 CPU(21)와 메인프로세서(12)사이에 연결되어 IPC통신을 수행할 수 있도록 처리하여 주는 IPC인터페이스부(23)와,
    상기 메인 프로세서(12)에 연결되며, 2W인터페이스부(24)로부터 입력되는 64Kbps의 2B데이터를 2.048bps로 만들어주는 먹스/디먹스(25)를 포함하여 구성된 것을 특징으로 하는 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당장치.
  4. WLL시스템의 RP에 포함되는 디지털 유니트(11)의 D 채널 처리 과정에 있어서,
    단말기에서 교환기로의 상향시, D채널에 대한 정보가 디지탈 유니트(11)의 CPU(7)에 의해 IPC화되어 메인 프로세서(12)까지 전달되는 단계,
    D채널이 IPC인터페이스부(9)를 통해 RPC E1-IF(13)에서 16번에 삽입될 경우 이를 D채널 정보와 LAPD처리정보와 같이 RPC(14)로 전달하는 단계,
    메인 프로세서(12)에서 16번 채널에 부하가 커서 B채널에 D채널을 삽입할 시, 이 D채널정보에 B채널에 삽입된 정보와 D채널 정보를 포함하여 LAPD처리하여 RPC(14)로 보내는 단계로 이루어지고,
    교환기에서 단말기로의 하향시, 16번 채널에 LAPD처리되어 온 D채널정보를 분석하여 16번에 들어있으면 IPC인터페이스부(9)를 통하여 디지탈 유니트(11)로 보내는 단계,
    상기 B채널에 없으면 메인 프로세서(12)에 알려 타임 스위치에서 이 D채널이 삽입된 B채널을 추출하여 IPC인터페이스부(9)를 통해 디지털 유니트(11)로 보내는 단계로 이루어짐을 특징으로 하는 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당 방법.
  5. WLL시스템의 RPC에 포함되는 BRI인터페이스부(30)의 D 채널 처리 과정에 있어서,
    RPC에서 교환기(26)로의 상향시, D채널에 대한 정보가 BRI인터페니스부(30)의 CPU(21)에 의해 IPC화되어 메인 프로세서(19)까지 전달되는 단계,
    상기 메인프로세서(19)에서 30B를 받아 이를 먹스/디먹스(25)로 보내는 단계,
    RP로부터 D채널 정보를 입력받은 상태에서, 16번 채널 추출후 HDLC프로토콜 을 처리하여 CPU(21)로 전송하고 IPC처리를 수행하는 단계,
    D채널이 존재하지 않을시 IPC인터페이스부(23)에서 이 정보를 IPC화하여 메인 프로세서(19)로 보내면 메인 프로세서(19)에서 D채널이 삽입된 트래픽채널을 추출하여 처리하는 단계,
    상기 D채널이 존재시, D채널 및 D채널정보를 IPC화하여 메인프로세서(19)로 보내면 메인 프로세서(19)에서는 D채널 및 D채널정보를 BRI인터페이스 IPC처리부로 보내 D채널 분석후 HDLC콘트롤러(20)로 보내는 단계,
    상기 HDLC콘트롤러(20)에서 각 출력 포트별로 2비트의 D채널로 분리하여 각 채널별로 삽입하고 2B+D데이터를 교환기(26)로 전송하는 단계로 이루어지고,
    교환기(26)에서 RPC로의 하향시, 16번 채널에 처리되어 온 D채널 정보를 분석하여 16번 채널에 들어있으면 2W인터페이스부(24)를 통하여 BRI인터페이스부(30)로 보내는 단계,
    B채널에 없으면 메인 프로세서(19)에 알려 타임 스위치에서 이 D채널에 삽입된 B채널을 추출하여 2W인터페이스부(24)를 통해 BRI인터페이스부(30)로 보내는 단계로 이루어짐을 특징으로 하는 무선가입자망 시스템에서 비알아이 서비스시 최소채널에 디채널 할당 방법.
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