KR100282459B1 - Manufacturing method of ferroelectric ram capacitor - Google Patents

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Abstract

본 발명은 FeRAM 캐패시터 제조방법에 관한 것으로서, 기존의 반도체 공정에서 널리 쓰이고 있는 Al의 스퍼터링이나 CVD 공정과 열처리 공정을 이용하여, PZT 막상에 구비되는 캐패시터의 장벽층으로서 치밀한 구조의 Al2O3막을 추가하여 TiO2/Al2O3의 이중 적층구조로 형성하였으므로, 후속 열처리 공정에 따른 PZT막내에서의 Pb의 확산 및 휘발이 방지되어 막내의 Pb 조성을 균일하게 하여 강유전 특성 변화를 방지하고, PZT막과 상부전극 계면의 결함 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a FeRAM capacitor, wherein a Al 2 O 3 film having a dense structure is formed as a barrier layer of a capacitor provided on a PZT film by using Al sputtering, a CVD process, and a heat treatment process. In addition, since the dual layer structure of TiO 2 / Al 2 O 3 was formed, diffusion and volatilization of Pb in the PZT film during the subsequent heat treatment was prevented, thereby uniformizing the Pb composition in the film to prevent ferroelectric property changes, and PZT film By preventing the occurrence of defects in the interface between the upper electrode and the process yield and the reliability of the device operation can be improved.

Description

강유전성램 캐패시터의 제조방법Manufacturing method of ferroelectric ram capacitor

본 발명은 강유체막를 이용한 비휘발성 메모리(Ferroelectric RAM: 이하FeRAM이라 칭함)인 FeRAM의 캐패시터 제조방법에 관한 것으로서, 특히 캐패시터 형성 후에 전면에 형성되어 강유전성 막의 열화를 방지하는 장벽층을 티타늄산화막(TiO2)/알루미늄 산화막(Al2O3)의 두층으로 형성하되, 알루미늄 산화막은 알루미늄 증착후 열 산화시켜 형성하여 PZT막의 강유전 특성 열화를 방지하고, 막질을 균일하게 유지시켜 소자의 동작특성을 향상시킬 수 있는 FeRAM의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of FeRAM, which is a nonvolatile memory (Ferroelectric RAM) using a ferroelectric film. In particular, a barrier layer formed on a front surface of a capacitor after formation of a capacitor to prevent deterioration of the ferroelectric film is a titanium oxide film (TiO). 2 ) / aluminum oxide film (Al 2 O 3 ), but the aluminum oxide film is formed by thermal oxidation after aluminum deposition to prevent degradation of the ferroelectric properties of the PZT film, and to maintain the film quality uniformly to improve the operation characteristics of the device The present invention relates to a capacitor manufacturing method of FeRAM.

최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance due to a decrease in cell size. In particular, DRAM devices composed of one MOS transistor and capacitors have a large area in the chip. Reducing the area while increasing the capacity is an important factor for high integration of the DRAM device.

이때 상기 캐패시터는 공정상의 편의성 및 경제성 등을 고려하여 주로 다결정 실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전 체로 사용하고 있다.At this time, in consideration of process convenience and economical efficiency, the capacitor uses polycrystalline silicon as a conductor and uses an oxide film, an nitride film, or an oxide-nitride-oxide film thereof as a dielectric material.

따라서 캐패시터의 정전용량(C)은 C=(εo× εr×A)/TTherefore, the capacitance of the capacitor (C) is C = (ε o × ε r × A) / T

여기서 εo은 진공 유전율(permitivity of vacuum), εr은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 전하저장전극의 표면적을 증가시키기 위하여 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.Where ε o is the permittivity of vacuum, ε r is the dielectric constant of the dielectric film, A is the surface area of the capacitor, and T is the dielectric constant to increase the capacitance (C), expressed as the thickness of the dielectric film. In order to use a material having a high constant as a dielectric material, to form a thin dielectric film, or to increase the surface area of the charge storage electrode, a polysilicon layer is formed in multiple layers, and then formed into a fin structure through which they are connected to each other. A method of forming a cylindrical charge storage electrode on the contact may be used.

그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.However, all these methods have their own problems.

즉, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 주며, 캐패시터의 높이를 증가시키면 단차에 의해 후속 공정이 어려워지고, 디램의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워지고 있다.In other words, reducing the thickness of the dielectric film seriously affects the reliability of the capacitor due to the breakdown of the dielectric film during operation of the device.Increasing the height of the capacitor makes the subsequent process difficult due to the step difference, and the area of the device is reduced due to the high integration of the DRAM. It is becoming difficult to secure capacitance.

또한 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제 소자 제조공정에 적용하기가 어렵다.In addition, dielectric materials having high dielectric constants, such as Ta 2 O 5 , TiO 2 or SrTiO 3 , have been studied, but reliability and thin film characteristics such as junction breakdown voltage of these materials have not been reliably confirmed. Difficult to apply to device manufacturing process.

상기와 같이 유전상수가 높은 물질들중 (Ba1-xSrx)TiO3(BST), Pt,Pb(Zr,Ti) O3(PZT), SrBi2Ta2O9(SBT,Y1) 등과 같은 강유전체막은 상온에서 유전상수가 수백∼수천에 이르며, 두 개의 안정한 잔류분극(regainment polarization) 상태를 가지고 있어 박막화하면 전원이 꺼진 상태에서도 데이터를 기억하는 비휘발성(nonvolatile) 메모리 소자의 특성을 가지고 있어 FeRAM에 관한 관심이 고조되고 있다.Among the materials having a high dielectric constant, such as (Ba 1 - x Sr x ) TiO 3 (BST), Pt, Pb (Zr, Ti) O 3 (PZT), SrBi 2 Ta 2 O 9 (SBT, Y1), etc. The same ferroelectric film has a dielectric constant of several hundreds to thousands at room temperature, and has two stable residual polarization states. There is a growing interest in FeRAM.

이는 강유전체를 이용할 경우 작은 면적에서 정전용량의 확보가 용이하고, 기존의 EPROM이나 EEPROM 등과 같은 비휘발성 메모리소자에 비하여 제조공정이 간단하며, 신뢰성과 동작속도가 높은 소자를 얻을 수 있기 때문이다.This is because when the ferroelectric is used, it is easy to secure the capacitance in a small area, and the manufacturing process is simpler than the conventional nonvolatile memory devices such as EPROM or EEPROM, and a device with high reliability and operation speed can be obtained.

상기 FeRAM은 강유전체 물질의 양방향 분극 안정성을 이용하여 전계가 제거되더라도 기억한 디지털 신호가 제거되지 않는 특징을 갖는 소자로서, 동작원리를 상세히 살펴보면 다음과 같다.The FeRAM is a device having a feature that the stored digital signal is not removed even when the electric field is removed by using bidirectional polarization stability of the ferroelectric material.

먼저, 강유전체의 양방향 안정성은 강유전 분역(domain)이라고 불리는 결정내의 영역이 균일한 자발분극을 갖고 이들이 가해준 전계의 방향과 나란히 분포하는데, 이 분역의 분극 방향이 전계의 방향에 의하여 조절되는 성질을 이용하는 것이 FeRAM 동작의 기본 원리라고 할 수 있다. 이들 분역의 전계에 따른 반전 속도는 보통 수 nsec∼수십 nsec 정도인 것으로 알려져 있어, FeRAM은 원칙적으로 고속동작이 가능하며, 이들 분역의 반전에 필요한 전계의 크기가 기존 전자 터널링 현상을 이용한 불활성 기억소자의 그것에 비하여 1/3∼1/4 정도로 작아 저소비 전력화를 달성할 수 있는 장점도 아울러 갖추고 있다.First of all, bidirectional stability of ferroelectrics has a uniform spontaneous polarization in a region called ferroelectric domain and is distributed in parallel with the direction of the applied electric field.The polarization direction of this domain is controlled by the direction of the electric field. This is the basic principle of FeRAM operation. It is known that the reversal speeds of these domains are usually in the range of several nsec to several tens of nsec. Therefore, FeRAM can operate at high speed in principle, and the size of the electric field required for the inversion of these domains is inert memory device using the conventional electron tunneling phenomenon. Compared to the above, it is also about 1/3 to 1/4 smaller and has the advantage of achieving low power consumption.

그러나 FeRAM은 기존의 반도체 공정에서는 이용되지 않았던 PZT 등의 물질을 이용하기 때문에 아직은 여러 공정 단계의 개발이 필요한 상태이다.However, since FeRAM uses materials such as PZT, which have not been used in the conventional semiconductor process, development of various process steps is still required.

특히 PZT 강유전체 박막재료의 제조는 FeRAM 공정의 핵심을 이루는 부분으로서 가장 공정이 어려운 부분이다. 이는 PZT 재료가 4성분계의 산화물이며 Pb와같이 휘발성이 매우 강한 성분을 포함하고 있어서 정확하고 재현성 있는 공정 실현이 기존의 반모체 공정 보다 매우 어렵기 때문이다. 상기의 PZT박막은 그 조성이 정확하게 조절되지 않으면 페로브스카이트(perovskite)의 결정구조가 잘 형성되지 않아 소자동작의 핵심인 자발분극의 형성이 어려워진다.In particular, the production of PZT ferroelectric thin film material is a key part of the FeRAM process and is the most difficult part. This is because PZT materials are four-component oxides and contain highly volatile components such as Pb, making it more difficult to achieve accurate and reproducible processes than conventional semi-matrix processes. If the composition of the PZT thin film is not precisely controlled, the crystal structure of perovskite is not well formed, and thus it is difficult to form spontaneous polarization, which is the core of the device operation.

페로브스카이트 결정구조를 갖는 물질들 중 대표적인 물질인 BaTiO3의 결정 구조를 도 1에 나타내고 있는데, 도 1a는 자발분극이 없는 상유전 상태를 나타내며, 도 1b는 자발 분극이 존재하는 강유전 상태를 나타낸다.The crystal structure of BaTiO 3 , which is a representative material among the materials having a perovskite crystal structure, is shown in FIG. 1. FIG. 1A shows a phase dielectric state without spontaneous polarization, and FIG. 1B shows a ferroelectric state with spontaneous polarization. Indicates.

상기와 같은 이유로 인하여 현재 기업의 양산을 위한 연구에서 사용되고 있는 공정은 기존의 스퍼터링이나 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 칭함) 공정과는 다른 솔-겔(sol-gel) 공정이 사용되고 있다.For this reason, the process currently used in research for mass production of companies is using a sol-gel process that is different from the conventional sputtering or chemical vapor deposition (CVD) process. .

상기 솔-겔(Sol-gel) 공정은 솔 상태의 원료용액을 기판 상에 스핀코팅 방법으로 도포하고, 다단계 열처리하여 겔(gel)화시킨 후, 결정화시키는 공정인데 공정이 복잡한 등의 여러 가지 단점에도 불구하고 재현성이 우수한 방법이다.The Sol-gel process is a process in which a raw material solution in a sol state is applied on a substrate by spin coating, gelled by multi-step heat treatment, and then crystallized. Nevertheless, the reproducibility is excellent.

한편 PZT 강유전체막을 사용하는 캐패시터의 전극으로는 기존 반도체용 캐패시터에 사용되는 다결정실리콘이 아닌 Pt등과 같은 귀금속이나 RuO2등과 같은 산화물 전도체 전극이 사용되는데, 이들은 반응성이 높은 PZT와도 잘 반응하지 않아우수한 전기적 특성을 나타낸다.On the other hand, as the electrode of the capacitor using the PZT ferroelectric film, a noble metal such as Pt or an oxide conductor electrode such as RuO 2 is used instead of the polycrystalline silicon used in the conventional semiconductor capacitor, and they do not react well with the highly reactive PZT. Characteristics.

또한 FeRAM용 PZT 강유전박막 캐패시터 공정에서 전극 및 강유전체 공정과 함께 캐패시터 제조 후처리 공정인 페시베이선과 금속배선 공정이 또 하나의 핵심적인 공정이다. 이들 공정은 그 과정 중에 PZT 캐패시터와 여러 가지 물리적, 화학적 상호작용을 일으켜 PZT 캐패시터의 성능에 큰 영향을 준다. 이들 중에 가장 잘 알려진 것은 PZT와 절연 산화막과의 화학반응이다.Also, in the PZT ferroelectric thin film capacitor process for FeRAM, the passivation line and the metal wiring process, which are the post-processing process of the capacitor, together with the electrode and the ferroelectric process, are other key processes. These processes cause various physical and chemical interactions with the PZT capacitors during the process, which greatly affects the performance of the PZT capacitors. The best known of these is the chemical reaction of PZT with an insulating oxide film.

도 2는 종래 기술의 일 실시예에 따른 FeRAM 캐패시터의 일부 단면도로서, 좌우 대칭 형상에서 우측만을 도시한 것이며, 이를 참조하여 그 제조 공정을 살펴보면 다음과 같다.FIG. 2 is a partial cross-sectional view of a FeRAM capacitor according to an embodiment of the prior art, which illustrates only the right side in a symmetrical shape, and looks at the manufacturing process thereof with reference to the following.

먼저, 소정의 하부 구조물, 예를 들어 모스펫(MOSFET)등이 형성되어있는 반도체기판(도시되지 않음)상에 평탄화막(10)을 형성하고, 상기 평탄화막(10)상에 하부도전층(12)과 PZT막(14)을 순차적으로 증착하고 열처리한 후, 상기 PZT막(14) 상에 상부도전층(16)을 형성한다. 이때 상기 하부 및 상부도전층(12),(16)은 Pt등의 귀금속이나 RuO2등의 산화 도전층으로 형성한다. 그 다음 상기 상부도전층(16) 상에 캐패시터 패턴닝용 감광막패턴(도시되지않음)을 형성하고, 이를 마스크로 상부도전층(16)과 PZT막(14) 및 하부도전층(12)을 순차적으로 식각하여 하부도전층(12) 패턴으로된 하부전극과 PZT막(14) 패턴으로된 강유전막 및 상부도전층(16) 패턴으로된 상부전극으로 구성되는 강유전체막 캐패시터를 형성한 후, 산화막 재질의 패시베이션막(18)을 형성하고, 콘택 오픈 후 금속배선(20)을 형성한다.First, a planarization film 10 is formed on a semiconductor substrate (not shown) on which a predetermined lower structure, for example, a MOSFET, is formed, and a lower conductive layer 12 is formed on the planarization film 10. ) And the PZT film 14 are sequentially deposited and heat treated, and then an upper conductive layer 16 is formed on the PZT film 14. In this case, the lower and upper conductive layers 12 and 16 are formed of a noble metal such as Pt or an oxide conductive layer such as RuO 2 . Next, a photoresist pattern (not shown) for capacitor patterning is formed on the upper conductive layer 16, and the upper conductive layer 16, the PZT film 14, and the lower conductive layer 12 are sequentially formed using the mask. After etching to form a ferroelectric film capacitor consisting of a lower electrode of the lower conductive layer 12 pattern, a ferroelectric film of the PZT film 14 pattern and an upper electrode of the upper conductive layer 16 pattern, and then The passivation film 18 is formed, and the metal wiring 20 is formed after the contact is opened.

상기의 패시베이션막인 산화막은 PZT막의 Pb를 흡수하여 PZT막내의 Pb 농도를 감소시켜 소자의 전기적 특성을 열화 시키는 문제점이 있다.The oxide film, which is the passivation film, absorbs Pb of the PZT film and reduces the Pb concentration in the PZT film, thereby deteriorating the electrical characteristics of the device.

이러한 문제점을 해결하기 위하여 강유전체막 캐패시터의 표면에 장벽층을 형성한다.In order to solve this problem, a barrier layer is formed on the surface of the ferroelectric film capacitor.

도 3은 종래 기술의 다른 실시예에 따른 FeRAM 캐패시터의 일부 단면도로서, 장벽층을 형성한 예이며, 이를 참조하여 그 제조방법을 살펴보면 다음과 같다.3 is a partial cross-sectional view of a FeRAM capacitor according to another embodiment of the prior art, which is an example of forming a barrier layer, referring to the manufacturing method thereof as follows.

먼저, 도 1의 공정에서와 마찬가지로 평탄화막(10)상에 하부도전층(12) 및PZT막(14) 증착 및 열처리 후, 상기 PZT막(14) 상에 상부도전층(16)을 형성하고, 캐패시터 패턴닝 마스크로 패턴닝하여 하부도전층(12) 패턴, PZT막(14) 패턴 및 상부도전층(16) 패턴으로된 강유전체막 캐패시터를 형성한다.First, as in the process of FIG. 1, after the lower conductive layer 12 and the PZT film 14 are deposited and heat treated on the planarization film 10, the upper conductive layer 16 is formed on the PZT film 14. The capacitor patterning mask is patterned to form a ferroelectric film capacitor having a lower conductive layer 12 pattern, a PZT film 14 pattern, and an upper conductive layer 16 pattern.

그 다음 상기 구조의 전표면에 소정재질, 예를 들어 TiO2로 된 장벽층(22)을 형성하고, 소정조건, 예를 들어 650℃에서 30분간 산소 분위기에서 열처리하여 장벽층(22)을 치밀화하고 누설전류를 방지한 후, 패시베이션막(18) 형성, 콘택 오픈 및 금속배선(20) 형성 공정을 진행한다. 여기서 상기의 장벽층(22)은 Pb의 산화막과의 반응을 방지할 뿐 아니라 캐패시터 형성후의 여러 열처리 공정 중에 Pb가 휘발하는 것을 방지한다.Then, the barrier layer 22 made of a predetermined material, for example, TiO 2 , is formed on the entire surface of the structure, and heat-treated in an oxygen atmosphere for 30 minutes at predetermined conditions, for example, 650 ° C. to densify the barrier layer 22. After the leakage current is prevented, the passivation film 18 is formed, the contact is opened, and the metal wiring 20 is formed. Here, the barrier layer 22 not only prevents the reaction of Pb with the oxide film but also prevents volatilization of Pb during various heat treatment processes after the formation of the capacitor.

상기와 같은 종래 기술에 따른 FeRAM 캐패시터의 제조방법은 Pb와 산화막의 반응 방지 및 캐패시터 형성후의 열처리 공정시의 Pb 휘발을 방지하기 위하여 장벽층을 형성하고 있으나, 장벽층 형성후 실시하는 열처리 공정전의 PZT막의 조성을 투과전자현미경-에너지분산 X선 분광법(TEM-EDX)으로 표면에서부터의 거리에 따라 나타낸 도 4a에서와 같이 열처리 전에는 Pb, Zr 및 Ti의 분포가 깊이 따라 거의 일정하게 분포되지만, 열처리 후에는 도 4b에서와 같이 장벽층이 Pb의 확산과 휘발을 방지하지 못하여 PZT막 전체의 Pb농도가 5%이상 감소되고, 특히 상부전극과 PZT층의 계면 근처의 Pb의 농도가 감소되고 상대적으로 Zr의 농도가 증가되어 PZT층의 강유전성을 떨어뜨리고, PZT막 전체의 조성비가 불균일하게 되어 소자의 동작 특성을 떨어뜨리는 문제점이 있다.In the method of manufacturing a FeRAM capacitor according to the prior art as described above, the barrier layer is formed to prevent the reaction of Pb and the oxide film and to prevent the volatilization of Pb during the heat treatment process after the formation of the capacitor, but the PZT before the heat treatment process is performed after the barrier layer is formed. Before the heat treatment, the distribution of Pb, Zr, and Ti is almost constant along the depth, but after the heat treatment, as shown in FIG. 4A, the composition of the film is determined according to the distance from the surface by transmission electron microscope-energy dispersive X-ray spectroscopy (TEM-EDX). As shown in FIG. 4B, the barrier layer does not prevent the diffusion and volatilization of Pb, thereby reducing the Pb concentration of the entire PZT film by more than 5%. In particular, the concentration of Pb near the interface between the upper electrode and the PZT layer is decreased, and the relative concentration of Zr As the concentration increases, the ferroelectricity of the PZT layer is lowered, and the composition ratio of the entire PZT film becomes uneven, thereby degrading the operation characteristics of the device.

또한 열처리 후에는 도 5에서 볼 수 있듯이, Pb의 농도가 부족한 PZT 박막과 상부전극의 계면에 다량의 결함들이 발생하는 문제점이 있다. 도 5에서 볼 수 있는 결함은 주로 Pb의 농도가 매우 부족함에 기인하는 미소 비정질상이 되는데, 이들 미소 비정질상은 양이온 조성 분석 결과 Pb의 농도가 약 30%, Zr의 농도가 약40%, Ti의 농도가 약 30% 정도 되는 물질로서, 이들은 캐패시터의 강유전성 동작을 방해하여 소자 동작의 신뢰성을 저하시키는 문제점이 있다.In addition, as shown in Figure 5 after the heat treatment, there is a problem that a large amount of defects occur at the interface between the PZT thin film and the upper electrode lacking the concentration of Pb. Defects shown in FIG. 5 become micro-crystalline phases mainly due to the very low concentration of Pb. These micro-crystalline phases have a concentration of Pb of about 30%, Zr of about 40%, and concentration of Ti as a result of cation composition analysis. As about 30% of the material, they interfere with the ferroelectric operation of the capacitor, thereby lowering the reliability of device operation.

본 발명은 상기와 같은 문제점을 해결하기 위한것으로서, 본 발명의 목적은 FeRAM의 강유전체 캐패시터를 형성한 후, 증착하는 장벽층을 두층으로 형성하여 PZT막내의 Pb의 확산과 휘발을 방지하여 상부전극과 PZT층의 계면에서의 Pb의 농도 감소를 방지하고, PZT막 전체의 조성비를 균일하게 하여 소자의 동작특성을 향상시킬 수 있는 FeRAM의 캐패시터 제조방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to form a ferroelectric capacitor of FeRAM, to form a barrier layer to be deposited in two layers to prevent the diffusion and volatilization of Pb in the PZT film and the upper electrode and The present invention provides a method for manufacturing a capacitor of FeRAM which can prevent the concentration of Pb at the interface of the PZT layer and make the composition ratio of the entire PZT film uniform.

도 1a 및 도 1b는 BaTiO3의 결정구조를 설명하기 위한 개략도.1A and 1B are schematic diagrams for explaining the crystal structure of BaTiO 3 .

도 2는 종래 기술의 일 실시예에 따른 FeRAM 캐패시터의 일부 단면도.2 is a partial cross-sectional view of a FeRAM capacitor according to one embodiment of the prior art.

도 3은 종래 기술의 다른 실시예에 따른 FeRAM 캐패시터의 일부 단면도.3 is a partial cross-sectional view of a FeRAM capacitor according to another embodiment of the prior art.

도 4a는 도3의 PZT막의 열처리 전 단계에서의 조성비 그래프.4A is a graph of composition ratio at the pre-heat treatment stage of the PZT film of FIG.

도 4b는 도3의 PZT막의 열처리 후 단계에서의 조성비 그래프.Figure 4b is a graph of the composition ratio in the step after the heat treatment of the PZT film of FIG.

도 5는 도 4b의 단면 TEM사진.Figure 5 is a cross-sectional TEM picture of Figure 4b.

도 6은 본 발명에 따른 FeRAM 캐패시터의 일부 단면도.6 is a partial cross-sectional view of a FeRAM capacitor in accordance with the present invention.

도 7은 도 6의 장벽층이 형성된 상태의 단면 TEM사진.7 is a cross-sectional TEM photograph of the barrier layer of FIG.

도 8은 도 6의 열처리 후 단계에서의 단면 TEM사진.FIG. 8 is a cross-sectional TEM photograph at the post-heat treatment step of FIG. 6.

도 9는 도 8의 PZT막의 조성비 그래프.9 is a graph of the composition ratio of the PZT film of FIG. 8;

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

10 : 평탄화막 12 : 하부도전층10: planarization film 12: lower conductive layer

14 : PZT막 16 : 상부도전층14 PZT film 16: upper conductive layer

18 : 패시베이션막 20 : 금속배선18: passivation film 20: metal wiring

22, 24 : 장벽층 24a : TiO2층22, 24: barrier layer 24a: TiO 2 layer

24b : Al2O3층24b: Al 2 O 3 layer

상기와 같은 목적을 달성하기 위한 본 발명에 따른 FeRAM의 캐패시터 제조방법의 특징은,Features of the capacitor manufacturing method of FeRAM according to the present invention for achieving the above object,

반도체기판상에 평탄화막을 형성하는 공정과,Forming a planarization film on the semiconductor substrate;

상기 평탄화막 상에 하부도전층 패턴과 PZT막 패턴 및 상부도전층 패턴으로된 FeRAM 캐패시터를 형성하는 공정과,Forming a FeRAM capacitor having a lower conductive layer pattern, a PZT layer pattern, and an upper conductive layer pattern on the planarization layer;

상기 구조의 전표면에 TiO2층과 Al2O3층의 이중 구조로된 장벽층을 형성하되, 상기 Al2O3층은 Al 박막 증착후 산소 분위기에서 열처리하여 형성함에 있다.A barrier layer having a double structure of a TiO 2 layer and an Al 2 O 3 layer is formed on the entire surface of the structure, wherein the Al 2 O 3 layer is formed by heat treatment in an oxygen atmosphere after Al thin film deposition.

이하, 본 발명에 따른 FeRAM의 캐패시터 제조방법에 관하여 침부도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a capacitor of FeRAM according to the present invention will be described in detail with reference to the needle drawing.

도 6은 본 발명에 따른 FeRAM 캐패시터의 일부 단면도로서, 이를 참조하여제조 방법을 상세히 설명한다.6 is a partial cross-sectional view of the FeRAM capacitor according to the present invention, with reference to this will be described in detail the manufacturing method.

먼저, 모스펫(MOS FET) 등이 형성되어있는 반도체기판(도시되지 않음)상에 비.피.에스.지(Boro Phosphor Silicate Glass ; 이하 BPSG라 칭함)나 테오스(Tetra Ethyl Ortho Silicate ; 이하 TEOS라 칭함) 산화막 등의 재질로된 평탄화막(10)을 형성하고, 상기 평탄화막(10)상에는 하부도전층(12) 패턴과 PZT막(14) 패턴 및 상부도전층(16) 패턴으로된 FeRAM 캐패시터를 형성하되, 상기 하부 및 상부도전층(12),(16)은 Pt등의 귀금속이나 RuO2등의 산화 도전층으로 형성하며, 상기 하부도전층(12)과 PZT막(14)의 증착 후에는 소정의 조건, 예를 들어 650℃, 산소 분위기에서 30분 정도 열처리한 후에 상부 도전층(16) 증착 및 패턴닝 공정을 진행할 수도 있다.First, a BOSG (Boro Phosphor Silicate Glass; hereinafter referred to as BPSG) or Teos (Tetra Ethyl Ortho Silicate; hereinafter TEOS) is formed on a semiconductor substrate (not shown) on which a MOSFET (MOS FET) or the like is formed. And a flattening film 10 made of an oxide film or the like, and a FeRAM comprising a lower conductive layer 12 pattern, a PZT film 14 pattern, and an upper conductive layer 16 pattern on the flattening film 10. A capacitor is formed, and the lower and upper conductive layers 12 and 16 are formed of a noble metal such as Pt or an oxide conductive layer such as RuO 2 , and the lower conductive layer 12 and the PZT film 14 are deposited. After the heat treatment for 30 minutes in a predetermined condition, for example, 650 ℃, oxygen atmosphere, the upper conductive layer 16 may be deposited and patterned.

그다음 상기 구조의 전표면에 두층의 장벽층(24)을 TiO2층(24a)과 Al2O3층(24b)의 이중 구조로 형성하고, 전면에 산화막 재질의 패시베이션막(18) 도포, 콘택오픈 및 금속배선(20) 형성 공정을 순차적으로 진행한다.Then, two barrier layers 24 are formed on the entire surface of the structure in a double structure of a TiO 2 layer 24a and an Al 2 O 3 layer 24b, and the passivation film 18, which is made of an oxide film, is applied and contacted to the entire surface. The open and metal wiring 20 forming process is carried out sequentially.

여기서 상기 장벽층(24)을 구성하는 Al2O3층(24b)은 치밀한 구조를 가지고 있어 우수한 확산방지막의 역할을 할 것으로 기대되어 온 재료로서, 종래에는 Al2O3층 형성을 위하여 현재로서는 안정화되어 있지 않은 원자층 에피택시(Atomic Layer Epitaxy)등의 새로운 공정 기술의 도입을 요구하기 때문에 아직까지 실용화되기 못하고 있으며, Al2O3층을 Al 타겟(target)을 이용하여 산소분위기에서 반응성 스퍼터링 방법으로 증착할 수도 있으나, 이 방법 역시 Al 타겟의 표면이 산화되어 증착 반응시 다량의 파티클을 발생시키기 때문에 실제 공정에서는 사용할 수 없었다.The Al 2 O 3 layer (24b) constituting the barrier layer 24 is a material which has been expected to serve as a film excellent diffusion got a compact structure, in the prior art, at present for forming Al 2 O 3 layers As it requires the introduction of new process technology such as unstable atomic layer epitaxy, it has not been put to practical use yet.Reactive sputtering of Al 2 O 3 layer in oxygen atmosphere using Al target Although it may be deposited by the method, this method also could not be used in the actual process because the surface of the Al target is oxidized to generate a large amount of particles during the deposition reaction.

이를 해결하기 위하여 본 발명자는 통상의 Al층 증착 공정으로 Al층을 5∼50nm 정도의 두께를 소정의 조건, 예를 들어 5∼20 mTorr 압력의 Ar 가스를 사용하고 1∼5kW 정도의 DC 파워를 사용하여 상온에서 스퍼터링 증착방법으로 형성한 후, 산소 분위기의 650℃에서 30분간 열처리하여 Al2O3층(24b)을 형성하었다. 상기 열처리 공정시 TiO2층(24a)이 치밀화되고 누설전류도 방지된다.In order to solve this problem, the present inventors use an Al layer having a thickness of about 5 to 50 nm and a DC power of about 1 to 5 kW using Ar gas at a predetermined condition, for example, 5 to 20 mTorr pressure. After forming using a sputtering deposition method at room temperature, the heat treatment was performed for 30 minutes at 650 ℃ in an oxygen atmosphere to form an Al 2 O 3 layer (24b). In the heat treatment process, the TiO 2 layer 24a is densified and leakage current is also prevented.

도 7은 본 발명에 따른 이중 장벽층(TiO2/Al2O3)의 TEM 사진이며, 도 8은 열처리 후의 FeRAM의 단면으로서, 상기 이중 장벽층을 갖는 PZT층의 650℃에서의 열처리 이후에도 결함 발생이 억제되어 있음을 알 수 있으며, TEM-EDX 분석 결과인 도 9에서 알 수 있는 바와 같이, 초박막, 예를 들어 30nm 정도의 Al2O3층을 TiO2층 위에 형성함으로써 열처리 공정 후에도 Pb의 확산이나 휘발이 방지되어 조성비의 변화를 발견 할 수 없었다.FIG. 7 is a TEM photograph of a double barrier layer (TiO 2 / Al 2 O 3 ) according to the present invention, and FIG. 8 is a cross-sectional view of FeRAM after heat treatment, and is defective even after heat treatment at 650 ° C. of the PZT layer having the double barrier layer. It can be seen that the generation is suppressed, and as shown in FIG. 9, which is the result of TEM-EDX analysis, an ultra-thin layer, for example, about 30 nm of Al 2 O 3 layer is formed on the TiO 2 layer, so that the Pb Diffusion or volatilization was prevented and no change in composition ratio was found.

이상에서 설명한 바와 같이, 본 발명에 따른 FeRAM 캐패시터 제조방법은 기존의 반도체 공정에서 널리 쓰이고 있는 Al의 스퍼터링 공정을 이용하여, PZT막을 구비하는 캐패시터의 장벽층을 TiO2/Al2O3의 이중 구조로 형성하였으므로, 후속 열처리 공정에 따른 PZT막 내에서의 Pb의 확산 및 휘발이 방지되어 막내의 Pb 조성을 균일하게 하여 강유전 특성 변화를 방지하고, PZT막과 상부전극 계면의 결합 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, the FeRAM capacitor manufacturing method according to the present invention is a dual structure of TiO 2 / Al 2 O 3 as a barrier layer of a capacitor having a PZT film by using a sputtering process of Al, which is widely used in a conventional semiconductor process. As a result, it is possible to prevent diffusion and volatilization of Pb in the PZT film during the subsequent heat treatment process to uniformize the Pb composition in the film to prevent the change of ferroelectric properties and to prevent the coupling of the PZT film and the upper electrode interface. And there is an advantage that can improve the reliability of the device operation.

Claims (5)

반도체기판 상에 평탄화막을 형성하는 공정과,Forming a planarization film on the semiconductor substrate; 상기 평탄화막 상에 하부도전층 패턴과 PZT막 패턴 및 상부도전층 패턴으로 된 FeRAM 캐패시터를 형성하는 공정과,Forming a FeRAM capacitor having a lower conductive layer pattern, a PZT film pattern, and an upper conductive layer pattern on the planarization film; 상기 구조의 전표면에 TiO2층과 Al2O3층의 이중 구조로된 장벽층을 형성하되, 상기 Al2O3층은 Al 박막 증착후 산소 분위기에서 열처리하여 형성하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.A barrier layer having a double structure of a TiO 2 layer and an Al 2 O 3 layer is formed on the entire surface of the structure, wherein the Al 2 O 3 layer is formed by heat treatment in an oxygen atmosphere after deposition of an Al thin film. Capacitor Manufacturing Method. 제1 항에 있어서,According to claim 1, 상기 하부도전층과 PZT막의 증착 후에 650℃, 산소 분위기에서 30분 열처리하는 공정을 구비하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.And depositing the lower conductive layer and the PZT film for 30 minutes at 650 ° C. in an oxygen atmosphere. 제 1 항에 있어서,The method of claim 1, 상기 하부 및 상부도전층을 Pt와 같은 귀금속 종류 또는 RuO2와 같은 산화도전층 종류로 형성하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.And forming the lower and upper conductive layers of a noble metal type such as Pt or an oxide conductive layer type such as RuO 2 . 제 1 항에 있어서,The method of claim 1, 상기 Al2O3층은 Al층을 5∼50nm 두께로 스퍼터링 증착이나 CVD 방법으로 형성한 후, 산소 분위기의 열처리하여 형성하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.The Al 2 O 3 layer is formed by a sputtering deposition or CVD method to a thickness of 5 to 50nm, and then formed by heat treatment in an oxygen atmosphere FeFeRAM capacitor manufacturing method. 제 1항에 있어서,The method of claim 1, 상기 Al 박막은 5∼50nm 두께로 형성하되, 5∼20 mTorr Ar 가스, 1∼5kW DC 파워로 상온에서 스퍼터링 증착방법으로 형성하고, 열처리는 산소 분위기에서 650℃에서 30분간 실시하는 것을 특징으로 하는 FeRAM의 캐패시터 제조방법.The Al thin film is formed to a thickness of 5 to 50nm, 5 to 20 mTorr Ar gas, 1 to 5kW DC power by sputtering deposition method at room temperature, heat treatment is carried out for 30 minutes at 650 ℃ in oxygen atmosphere Capacitor manufacturing method of FeRAM.
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