KR100280484B1 - 커패시터제조방법 - Google Patents

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 구조의 제1실시예는 제조공정이 복잡하고, 오정렬이 발생했을때는 확산방지막의 산화를 방지할 수 없는 문제점이 있고, 제2실시예는 측벽 형성을 위한 공정이 추가되고, 측벽에 의한 하부전극의 면적이 감소되어 커패시터의 축전용량이 급격히 감소되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 반도체웨이퍼의 상부에 제1산화막을 증착한 후, 사진식각공정을 통해 제1산화막의 일부를 식각하여 소정넓이를 갖는 콘택홀을 형성하는 단계와; 상기 콘택홀의 내부에 접촉플러그 물질을 형성하여 제1산화막의 상부까지 증착한 후, 그 접촉플러그 물질의 상부에 하부전극 물질을 증착하는 단계와; 상기 하부전극 물질의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트를 형성한 후, 그 포토레지스트가 형성되지 않은 영역의 하부전극 물질 및 접촉플러그 물질을 식각하고, 계속해서 제1산화막을 소정깊이로 식각하는 단계와; 상기 포토레지스트를 제거하고, 반도체웨이퍼 전체를 산소분위기에서 열처리하여 노출된 접촉플러그 물질의 주위에 제2산화막을 형성하는 단계로 이루어지는 커패시터 제조방법을 제공하여 간단한 공정을 통해 접촉플러그의 산화를 효과적으로 방지할 수 있고, 오정렬이 발생하더라도 전극의 접촉불량을 방지할 수 있는 효과가 있다.

Description

커패시터 제조방법{FABRICATING METHOD OF CAPACITOR}

본 발명은 커패시터 제조방법에 관한 것으로, 특히 커패시터 형성시 접촉플러그의 산화를 효과적으로 방지하기에 적당하도록 한 커패시터 제조방법에 관한 것이다.

일반적으로, 커패시터의 형성시에 유전체 물질의 두께를 감소시키거나, 커패시터의 전극을 입체구조로 형성하여 면적을 증가시키는 방법은 반도체 메모리소자의 집적도가 증가함에 따라 공정이 복잡하고, 신뢰성이 저하되기 때문에 (Ba,Sr)TiO₃, SrTiO₃과 같은 고유전물질을 이용한 단순구조의 커패시터 제조가 제조업자들 사이에서 선호되고 있다. 이와같은 종래의 커패시터 구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래의 커패시터 구조를 보인 단면도로서, 이에 도시한 바와같이 반도체웨이퍼(미도시)의 상부에 소정넓이로 형성된 접촉플러그(2)와; 그 접촉플러그(2)의 좌우측에 층간절연을 위해 형성된 산화막(1)과; 상기 접촉플러그(2)의 상부에 그 접촉플러그(2) 보다는 넓게 형성된 확산방지막(3)과; 그 확산방지막(3)의 상부에 형성된 하부전극(4)으로 구성된다. 이하, 상기한 바와같은 종래의 커패시터 구조를 좀더 상세히 설명한다.

상기 확산방지막(3)은 커패시터의 하부전극(4)과 접촉플러그(2)의 반응을 억제하기 위하여 TiN, TaN, Ti-Si-N, W-Si-N, Ti-Al-N과 같은 물질을 이용하여 형성하며, 하부전극(4)은 Pt, Ru, Ir과 같은 금속 또는 이들의 산화막을 이용하여 형성한다.

그러나, 상기한 바와같은 종래의 커패시터 구조는 후속공정에서 산소가 함유된 플라즈마를 이용한 스퍼터링법이나 산소가 함유된 화학기상증착법을 통해 고유전박막을 형성시킬 때, 측면에 노출된 확산방지막(3)이 산화되어 접촉불량이 발생하며, 또한 하부전극(4)과 접촉플러그(2)의 넓이차가 미세하므로, 오정렬에 의해 확산방지막(3) 뿐만 아니라 접촉플러그(2)의 산화가 발생될 수 있다.

따라서, 종래에는 이와같은 문제점을 감안하여 도2a 및 도2b에 도시한 바와같은 커패시터 구조를 통해 확산방지막(3) 및 접촉플러그(2)의 산화를 방지하고 있다.

먼저, 도2a는 상기 확산방지막(3)을 접촉플러그(2)의 내부에 형성시켜 확산방지막(3)의 산화를 방지하는 제1실시예이고, 그리고 도2b는 상기 확산방지막(3)의 주위에 측벽(5)을 형성하여 확산방지막(3)의 산화를 방지한 제2실시예이다.

그러나, 상기한 바와같은 종래 커패시터 구조의 제1실시예는 제조공정이 복잡하고, 오정렬이 발생했을때는 확산방지막의 산화를 방지할 수 없는 문제점이 있고, 제2실시예는 측벽 형성을 위한 공정이 추가되고, 측벽에 의한 하부전극의 면적이 감소되어 커패시터의 축전용량이 급격히 감소되는 문제점이 있었다.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 커패시터의 형성시 접촉플러그의 산화를 효과적으로 방지하여 반도체소자의 특성을 향상시킬 수 있는 커패시터 제조방법을 제공하는데 있다.

도1은 종래 커패시터 구조를 보인 단면도.

도2는 종래 커패시터 구조의 다른 실시예들을 보인 단면도.

도3은 본 발명의 제1 실시예를 보인 수순단면도.

도4는 도3에 있어서, 하부전극 물질로 Pt금속을 사용할 경우에 폴리실리콘과 반응하는 과정을 보인 단면도.

도5는 도4에 의한 본 발명의 제2 실시예를 보인 수순단면도.

도6은 본 발명의 제3 실시예를 보인 수순단면도.

도7은 본 발명의 제4 실시예를 보인 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

11,14:산화막 12:접촉플러그 물질

13:하부전극 물질 15:유전막

PR1:포토레지스트

상기한 바와같은 본 발명의 목적은 반도체웨이퍼의 상부에 제1산화막을 증착한 후, 사진식각공정을 통해 제1산화막의 일부를 식각하여 소정넓이를 갖는 콘택홀을 형성하는 단계와; 상기 콘택홀의 내부에 접촉플러그 물질을 형성하여 제1산화막의 상부까지 증착한 후, 그 접촉플러그 물질의 상부에 하부전극 물질을 증착하는 단계와; 상기 하부전극 물질의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트를 형성한 후, 그 포토레지스트가 형성되지 않은 영역의 하부전극 물질 및 접촉플러그 물질을 식각하고, 계속해서 제1산화막을 소정깊이로 식각하는 단계와; 상기 포토레지스트를 제거하고, 반도체웨이퍼 전체를 산소분위기에서 열처리하여 노출된 접촉플러그 물질의 주위에 제2산화막을 형성하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 커패시터 제조방법을 도면을 참조하여 상세히 설명하면 다음과 같다.

도3a 내지 도3f는 본 발명의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 반도체웨이퍼(미도시)의 상부에 산화막(11)을 증착한 후, 사진식각공정을 통해 산화막(11)의 일부를 식각하여 소정넓이를 갖는 콘택홀을 형성하는 단계(도3a)와; 그 콘택홀의 내부에 접촉플러그 물질(12)을 형성하여 산화막(11)의 상부까지 증착하는 단계(도3b)와; 그 접촉플러그 물질(12)의 상부에 하부전극 물질(13)을 증착하는 단계(도3c)와; 그 하부전극 물질(13)의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트(PR1)를 형성한 후, 그 포토레지스트(PR1)가 형성되지 않은 영역의 하부전극 물질(13) 및 접촉플러그 물질(12)을 식각하고, 계속해서 산화막(11)을 소정깊이로 식각하는 단계(도3d)와; 상기 포토레지스트(PR1)를 제거하고, 반도체웨이퍼 전체를 산소분위기에서 열처리하여 노출된 접촉플러그 물질(12)의 주위에 산화막(14)을 형성하는 단계(도3e)와; 그 산화막(14)이 형성된 반도체웨이퍼의 상부전면에 유전막(15)을 형성하는 단계(도3f)로 이루어진다. 이하, 상기한 바와같은 본 발명의 일 실시예를 좀더 상세히 설명한다.

먼저, 도3a에 도시한 바와같이 반도체웨이퍼의 상부에 산화막(11)을 증착한 후, 사진식각공정을 통해 산화막(11)의 일부를 식각하여 소정넓이를 갖는 콘택홀을 형성한다. 이때, 산화막(11)은 콘택을 통해 선택적으로 반도체웨이퍼를 절연시킨다.

그리고, 도3b에 도시한 바와같이 콘택홀의 내부에 접촉플러그 물질(12)을 형성하여 산화막(11)의 상부까지 증착한다. 이때, 접촉플러그 물질(12)은 폴리실리콘과 같이 스텝 커버리지(step coverage)특성이 우수한 물질을 증착한 후, 에치백(etch-back)하여 형성하거나 콘택홀을 채울때까지 식각한 후, 추가로 원하는 두께로 폴리실리콘을 증착하여 형성한다.

그리고, 도3c에 도시한 바와같이 접촉플러그 물질(12)의 상부에 하부전극 물질(13)을 증착한다. 이때, 하부전극 물질(13)은 상기 폴리실리콘과 반응하지 않는 물질을 증착하여 형성한다.

그리고, 도3d에 도시한 바와같이 하부전극 물질(13)의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트(PR1)를 형성한 후, 그 포토레지스트(PR1)가 형성되지 않은 영역의 하부전극 물질(13) 및 접촉플러그 물질(12)을 식각하고, 계속해서 산화막(11)을 소정깊이로 식각한다. 이때, 접촉플러그 물질(12)이 노출된다.

그리고, 도3e에 도시한 바와같이 포토레지스트(PR1)를 제거하고, 반도체웨이퍼 전체를 산소분위기에서 열처리하여 노출된 접촉플러그 물질(12)의 주위에 산화막(14)을 형성한다. 이때, 산소분위기에서 열처리공정을 수행하기 전에 반도체웨이퍼 전체를 N₂, Ar, 진공 등의 비산소분위기에서 열처리하여 접촉플러그 물질(12)과 하부전극 물질(13)의 계면을 안정화 할 수 있다.

그리고, 도3f에 도시한 바와같이 산화막(14)이 형성된 반도체웨이퍼의 상부전면에 유전막(15)을 형성한다. 이때, 유전막(15)은 고유전물질을 증착하여 형성하며, 이 유전막(15)의 증착중에 접촉플러그 물질(12)이 산화되므로, 상기 도3e의 산화막(14)을 형성하는 공정을 생략할 수 있다.

이후, 유전막(15)의 상부에 상부전극을 형성하여 커패시터의 제조를 완료한다.

한편, 도4a 내지 도4c는 상기 하부전극 물질(13)로 Pt금속을 사용할 경우에 폴리실리콘과 반응하는 과정을 보인 단면도로서, 이에 도시한 바와같이 Pt금속(22)은 비산소분위기에서 열처리 하면 폴리실리콘(21)과 반응하여 Pt-실리사이드(23)를 형성하고, 그 Pt-실리사이드(23)를 다시 산소분위기에서 열처리 하면 Pt-실리사이드(23)의 표면에 산화막(24)이 형성된다.

따라서, 도5a 내지 도5f의 수순단면도에 도시한 바와같이 하부전극 물질인 Pt금속(22)이 접촉플러그 물질인 폴리실리콘(21)과 반응하여 Pt-실리사이드(23)를 형성하여도 상기 도3e에 형성되는 산화막(14)과 동일한 산화막(24)을 형성할 수 있다.

또한, 상기 Pt금속(22)과 폴리실리콘(21)의 반응으로 형성되는 Pt-실리사이드(23)가 Pt금속(22)을 통해 산화되는 문제점을 해결할 수 있도록 도6a 내지 도6f의 수순단면도에 도시한 바와같이 Pt금속(22)의 사이에 도전체산화막(31)을 형성하면, Pt금속(22)을 통해 Pt-실리사이드(23)가 산화되는 것을 방지할 수 있으며, 도전체산화막(31)으로는 RuO_x막을 증착하여 형성한다.

그리고, 상기 폴리실리콘(21)에 Pt-실리사이드(23)가 지속적으로 형성되는 문제점을 해결할 수 있도록 도7a 내지 도7g의 수순단면도에 도시한 바와같이 반도체웨이퍼(미도시)의 상부에 증착된 산화막(11)의 일부를 사진식각공정을 통해 식각하여 콘택홀을 형성하는 단계(도7a)와; 그 콘택홀의 내부에 폴리실리콘(21)을 증착하여 식각한 후, 그 폴리실리콘(21)의 상부에 확산방지막(41)을 형성하여 식각하는 단계(도7b)와; 그 확산방지막(41)의 상부 및 산화막(11)의 상부에 폴리실리콘(21)을 증착하는 단계(도7c)로 콘택홀 내부의 폴리실리콘(21) 사이에 확산방지막(41)을 형성하면, 폴리실리콘(21)에 Pt-실리사이드(23)가 지속적으로 형성되는 것을 방지할 수 있다.

상기한 바와같은 본 발명에 의한 커패시터 제조방법은 간단한 공정을 통해 접촉플러그의 산화를 효과적으로 방지할 수 있고, 오정렬이 발생하더라도 전극의 접촉불량을 방지할 수 있는 효과가 있다.

Claims (6)

1. 반도체웨이퍼의 상부에 제1산화막을 증착한 후, 사진식각공정을 통해 제1산화막의 일부를 식각하여 소정넓이를 갖는 콘택홀을 형성하는 단계와; 상기 콘택홀의 내부에 접촉플러그 물질을 형성하여 제1산화막의 상부까지 증착한 후, 그 접촉플러그 물질의 상부에 하부전극 물질을 증착하는 단계와; 상기 하부전극 물질의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트를 형성한 후, 그 포토레지스트가 형성되지 않은 영역의 하부전극 물질 및 접촉플러그 물질을 식각하고, 계속해서 제1산화막을 소정깊이로 식각하는 단계와; 상기 포토레지스트를 제거하고, 반도체웨이퍼 전체를 산소분위기에서 열처리하여 노출된 접촉플러그 물질의 주위에 제2산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
2. 제 1항에 있어서, 상기 접촉플러그 물질은 폴리실리콘이고, 하부전극 물질은 상기 폴리실리콘과 반응하지 않는 물질인 것을 특징으로 하는 커패시터 제조방법.
3. 반도체웨이퍼의 상부에 제1산화막을 증착한 후, 사진식각공정을 통해 제1산화막의 일부를 식각하여 소정넓이를 갖는 콘택홀을 형성하는 단계와; 상기 콘택홀의 내부에 폴리실리콘을 제1산화막의 상부까지 증착하는 단계와; 상기 폴리실리콘의 상부에 Pt금속을 증착하는 단계와; 상기 Pt금속의 상부에 콘택홀의 넓이보다는 넓게 포토레지스트를 형성한 후, 그 포토레지스트가 형성되지 않은 영역의 Pt금속 및 폴리실리콘을 식각하고, 계속해서 제1산화막을 소정깊이로 식각하는 단계와; 상기 포토레지스트를 제거하고, 반도체웨이퍼에 비산소분위기의 열처리를 통해 Pt금속과 폴리실리콘을 반응시켜 Pt-실리사이드를 형성하는 단계와; 반도체웨이퍼 전체를 산소분위기에서 열처리하여 노출된 Pt-실리사이드의 주위에 제2산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
4. 제 3항에 있어서, 상기 콘택홀의 내부에 폴리실리콘을 제1산화막의 상부까지 증착하는 단계는 그 콘택홀의 내부에 폴리실리콘을 증착하여 식각하는 과정과; 상기 폴리실리콘의 상부에 확산방지막을 형성하여 식각하는 과정과; 상기 확산방지막의 상부 및 산화막의 상부에 폴리실리콘을 증착하는 과정으로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
5. 제 3항에 있어서, 상기 폴리실리콘의 상부에 Pt금속을 증착하는 단계는 그 Pt금속의 사이에 도전체산화막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 커패시터 제조방법.
6. 제 5항에 있어서, 상기 도전체산화막은 RuO_x막을 증착하여 형성하는 것을 특징으로 하는 커패시터 제조방법.