KR100279921B1 - 자체클럭킹을제공하는다중레벨데이터통신을위한데이터처리시스템을이용한방법및장치 - Google Patents

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Abstract

본 발명은 자체 클럭킹을 제공하는 다중레벨 데이터 통신을 위한 데이터 처리 시스템을 이용하는 장치 및 방법에 관한 것이다. 제1 디지털 신호는 일련의 디지털 비트를 포함하는 입력이다. 상기 일련의 디지털 비트는 다수의 디지털 비트의 그룹을 포함한다. 다수의 출력레벨들중 하나의 출력레벨은 제1 디지털 신호내에 포함된 데이터 비트의 각 그룹과 결합된다. 특정한 출력레벨은 클럭 출력레벨과 결합된다. 출력신호는 디지털 비트의 그룹 각각에 대해 출력레벨의 전송을 포함하고 클럭 출력레벨의 다중 전송을 포함하는 출력신호가 발생되며, 클럭 출력레벨은 디지털 비트의 그룹 각각에 대해 각각의 출력레벨의 전송후 전송된다. 수신단에서, 클럭신호는 클럭 출력레벨의 다중 전송의 수신에 응답하여 발생된다. 제2 디지털 신호는 출력신호의 수신에 응답하여 발생되며, 제2 디지털 신호가 제1 디지털 신호에 등가하도록 디지털 비트의 그룹 각각과 수신된 클럭 출력레벨의 전송에 대해 수신된 출력레벨을 이용한다.

Description

자체 클럭킹을 제공하는 다중레벨 데이터 통신을 위한 데이터 처리 시스템을 이용한 방법 및 장치{METHOD AND APPARATUS UTILIZING A DATA PROCESSING SYSTEM FOR MULTI-LEVEL DATA COMMUNICATION SPROVIDING SELF-CLOCKING}
본 발명은 데이터 처리 시스템을 이용하여 자체 클럭을 제공하는 자체 클럭을 가진 다중레벨 데이터의 통신에 관한 것으로, 특히 일련의 디지털 비트에서 다수의 디지털 비트 각각과 하나의 출력레벨은 클럭 출력레벨과 접속되는 출력레벨을 결합하고 데이터 처리 시스템을 이용하여 출력레벨을 전송하기 위한 장치 및 방법에 관한 것이다. 특히, 본 발명은 전송된 출력레벨의 수신에 응답하여 일련의 디지털 비트와 클럭신호를 발생시키는 것에 관한것으로, 각 출력레벨은 다수의 디지털 비트중의 하나의 출력레벨 또는 클럭 출력레벨과 결합된다.
컴퓨터 처리속도가 증가함에따라, 새로운 입출력 포트 인터페이스는 보다높은 전송속도로 데이터를 전달하도록 발전되었다. 보다 높은 전송속도에 대한 요구는 소형 컴퓨터 시스템 인터페이스(SCSI : Small Computer System Interface)에 대해 ″폭이넓은 SCSI″ 및 ″빠른 SCSI″와 같은 이미 알려진 인터페이스의 변형을 가져왔다. 병렬 포트 인터페이스로 알려진 것은 현재 2메가 바이트(Mbytes/sec)까지 전송속도를 갖는다.
병렬 인터페이스를 이용하여 보다 높은 전송속도로 데이터를 적절하게 전송하기 위하여, 인터페이스 케이블의 차폐(Sielding)가 전자 방해(Electromagnetic Interface)를 제한하는데 요구된다. 차폐는 이러한 케이블 제조비용을 증가시키며, 빠른 병렬 인터페이스를 이용하는 전송 데이터와 관련된 비용을 증가시킨다.
일련의 인터페이스는 보다 적은수의 케이블이 요구되므로 보다 낮은 비용 해결방법을 제공한다. 그러나, 보다 높은 전송속도를 지원할 수 있는 일련의 인터페이스는 필요한 반도체 공정과 관련된 증가된 비용 때문에 제조하는데 비용이 많이 든다.
디지털 데이터는 일반적으로 디지털 대 아날로그 변환기(D/A 변환기)를 이용하여 먼저 디지털 데이터를 아날로그 데이터로 변환하여 전송된다. 이때, 아날로그 데이터는 컴퓨터의 일련의 인터페이스와 같은 인터페이스를 통해 전송되며, 이때 제2 컴퓨터 또는 디스크 드라이브와 같은 입출력 장치의 일련의 인터페이스와 같은 다른 장치의 인터페이스에 수신된다. 데이터는 아날로그 대 디지털 변환기(A/D 변환기)를 이용하여 아날로그를 다시 디지털로 변환된다.
디지털 데이터는 전송전에 엔코딩된다. 디지털 데이터를 엔코딩하는 몇가지 방법이 알려져있다. 가장 일반적인 방법은 비트와 아날로그 출력사이를 단순히 일대일 통신하는 것이다. 예를들면, 2진 비트 ″0″은 저전압을 표현하는 반면에 2진 비트 ″1″은 고전압을 표현한다. 전압레벨은 아날로그 출력이고, 수신되며, 최초의 디지털 데이터를 재생산하기 위하여 디코딩된다.
다른 일반적인 방법은 이중-위상 코딩, 또한 ″맨체스터(Manchester)″ 엔코딩으로 불린다. 이러한 방법에서 단지 두가지 레벨이 요구된다. 각 비트에 대해 2번의 천이가 요구된다. 그러므로, 고전압레벨로부터 저전압레벨로의 천이는 2진 ″0″로 표현하고, 반면에 저레벨로부터 고레벨로의 천이는 2진 ″1″로 표현한다. 전압 천이는 디지털 데이터 스트림이 하나의 2진 레벨로부터 다른 2진 레벨로 변화될 때만이 발생된다. 그러므로, 데이터 스트림이 2진 ″1″의 보수의 스트림을 포함하면 천이는 스트림 초기에 발생하고, 이때 어떠한 부가적인 천이도 발생하지 않는다. 각 비트 천이에 대해 예견할 수 있는 천이가 존재하기 때문에 수신기는 각 천이에 대해 동기될 수 있다. 그러므로, 동기는 각 비트 천이에 대해 발생한다.
다른 알려진 엔코딩 방법은 ″2극 엔코딩″으로 알려져 있다. 2극 엔코딩은 엔코딩된 데이터를 표현하는데 3가지 레벨을 사용한다. 각 2진 ″1″은 정(+) 또는 부(-)전압 출력레벨중 하나로서 선택적으로 표현되며, 동시에 2진 ″0″이 정(+)레벨과 부(-)레벨 사이에 존재하는 출력레벨로서 표현된다. 데이터 스트림에서 각 2진 ″1″에 대해 2진 ″1″을 표현하는 출력레벨의 극성은 정(+)전압과 부(-)전압 사이에서 교번한다.
데이터 처리 시스템을 이용한 장치 및 방법은 자체 클럭킹을 제공하는 다중레벨 데이터 통신에 대해 나타난다. 제1 디지털 신호는 일련의 데이터 비트를 포함하는 입력이다. 상기 일련의 디지털 비트는 다수의 디지털 비트의 그룹을 포함한다. 다수의 출력레벨중 하나의 출력레벨은 제1 디지털 신호내에 포함된 다수의 디지털 비트 각각에 대한 각 데이터 비트의 그룹과 결합된다. 특히, 출력레벨은 클럭 출력레벨과 결합된다. 디지털 비트의 그룹 각각에 대한 출력레벨의 전송을 포함하고 클럭 출력레벨의 다중 전송을 포함하는 출력신호는 발생되며, 여기서 클럭 출력레벨은 디지털 비트의 그룹 각각에 대해 출력레벨의 각 전송후 전송된다.
수신단에서, 클럭신호는 클럭 출력레벨의 다중 전송의 수신에 응답하여 발생된다. 제1 디지털 신호와 동등한 디지털 비트의 그룹들 각각과 수신된 클럭 출력레벨의 전송에 대해 수신된 출력레벨을 이용하는 제2 디지털 신호는 출력신호의 수신에 응답하여 발생된다. 본 발명의 상기 목적, 다른 목적 및 장점들이 하기의 설명으로 명백해질 것이다.
도 1 은 본 발명에 따른 데이터 처리 시스템의 구성도.
도 2 는 본 발명에 따른 출력 레벨을 갖는 다수의 디지털 비트 각각과 클럭레벨의 결합을 도시한 하이 레벨 흐름도.
도 3a 는 본 발명에 따른 단일 피크 엔코딩 방법이 사용될 때 전송된 출력 레벨을 이용하여 생성된 출력 신호(70)를 도시한 파형도.
도 3b 는 본 발명에 따른 이중 피크 엔코딩 방법이 사용될 때 전송된 출력레벨을 이용하여 생성된 출력신호(90)를 도시한 파형도.
도 4a 는 제2 디지털 신호와 클럭 신호를 결정하기 위해 이용될 전송된 출력신호(71)를 수신하기 위한 회로 구성도.
도 4b 는 본 발명에 따른 제2 디지털 신호와 클럭 신호를 결정하기 위해 이용될 전송 출력 신호(90)를 수신하기 위한 회로 구성도.
도 5a 는 본 발명에 따른 교정을 수행하기 위하여 도 4a 또는 도 4b중 하나로 이루어질 수 있는 변형 예시도.
도 5b 는 본 발명에 따른 교정 전후의 지원된 2진값의 다이어그램도.
*도면의 주요부분에 대한 부호의 설명
10 : 데이터 처리 시스템 12, 24 : 컴퓨터
14 : 디스플레이 16 : 키보드
18 : 마우스 20 : 디스크 드라이브
22 : 입출력포트
본 발명의 새로운 특징으로 고려되는 특성은 첨부된 특허청구의 범위에 기재되어 있다. 본 발명 자체 및 그 바람직한 실시형태, 다른 목적 및 장점들이 첨부 도면을 참조할 때 다음의 예시적인 실시예의 상세한 설명으로부터 충분히 이해될 것이다.
본 발명은 하나 또는 그 이상의 디지털 데이터 비트를 전류 또는 전압 펄스의 크기로 엔코딩하기 위한 송수신기에서 방법 및 장치를 제공한다. 단어들(32비트)은 다수의 디지털 비트의 그룹은 하나 또는 그 이상의 펄스에 대해 엔코딩 비트들에 의해 전송된다.
도면, 특히 도 1을 참조하면, 컴퓨터(12), 디스플레이(14), 키보드(16), 마우스(18), 디스크 드라이브(20), 및 입출력 포트(22)를 포함하는 데이터 처리 시스템(10)의 구성도가 도시된다. 디스플레이(14), 키보드(16), 마우스(18), 및 디스크 드라이브(20)는 컴퓨터(12)로부터 데이터를 전송 및/또는 수신받는 입출력 장치이다. 종래의 기술에서 통상의 지식을 가진자는 입출력포트(22)가 일련의 또는 병렬 포트들과 같은 다수의 상이한 타입의 포트들을 포함하는 것을 알게 될 것이다. 부가적인 입출력 포트(22)중 하나의 입출력 포트는 컴퓨터(12)가 컴퓨터(24)로부터 데이터를 전송 및 수신하기 위해 컴퓨터(24)와 같은 다른 컴퓨터들에 접속하는데 이용될 수도 있다.
다양한 입출력 장치로 컴퓨터(12)에 의해 전송된 데이터는 일반적으로 전송전에 엔코딩된 디지털 데이터이다. 디지털 데이터는 디지털 신호를 포함한다. 일련의 연속적인 디지털 비트들을 포함하는 신호는 입출력 장치 또는 컴퓨터(24)에 전송되어야 한다. 종래의 기술에서 통상의 지식을 가진자는 이러한 신호가 케이블 텔레비젼, 위성 방송 시스템들, 케이블 모뎀, 또는 다른 장치들과 같은 다양한 전송매체를 이용하여 전송될 수 있음을 알게 될 것이다. 도 2 는 본 발명에 따른 엔코딩 데이터를 엔코딩 및 전송하는 하이 레벨 흐름도이다. 도 2 는 본 발명에 따른 출력 레벨을 갖는 제1 디지털 신호내에 포함된 다수의 디지털 비트 각각과 클럭 레벨의 결합을 도시한다. 프로세스는 다수의 비트들이 각 출력 레벨에 의해 표현되도록 결정함으로써 시작된다(스텝 32). 예를들면, 출력 전류 또는 출력 전압레벨일 수도 있는 각 출력 레벨은 두 개의 연속적인 비트의 그룹을 나타낸다. 이어서, 다른 출력 레벨은 모든 가능한 비트수의 조합과 결합된다. 전술한 바로부터 예를 계속해서 설명하면, 각 출력레벨이 2비트를 표현하면 다음의 가능한 비트들의 조합은 다른 출력레벨과 각각 결합될 것이다. 즉, 2진 비트 ″00″, ″01″, ″10″, ″11″. 다음에, 전송방법이 선택된다(스텝 34). 예를들면, 전송방법은 데이터가 상승펄스에서만 엔코딩되는 단일 피크 방법 또는 데이터가 상승 및 하강펄스에서 엔코딩되는 이중 피크 방법을 포함한다.
이어서, 다른 출력레벨(또는 이중 피크 전송방법에 대한 한쌍의 출력레벨)은 비트수의 모든 가능한 조합과 결합되고, 여분의 부가적인 레벨은 클럭출력과 결합된다(스텝 36). 계속하여, 각 출력레벨은 2비트를 표현하며, 다음의 가능한 비트들의 조합은 다른 출력레벨과 결합될 것이다. 즉, 2진 비트 ″00″, ″01″, ″10″, ″11″. 다른 레벨이 클럭출력과 결합되므로 단일 피크 전송방법에 필요한 다섯 개의 출력레벨이 존재하며, 각각의 가능한 데이터값을 위한 레벨과 클럭을 위한 레벨이 있다. 이중 피크 전송방법에 있어서, 두 개의 레벨은 각 가능한 데이터 비트를 표현하며, 하나는 상승펄스에 대해 표현되며 하나는 하강펄스에 대해 표현하는 8개의 레벨를 야기시키므로 클럭을 위한 하나의 레벨 또는 9개의 레벨 전부를 추가한다.
이때 제1 디지털 신호내에 포함된 비트의 그룹이 입력된다(스텝 38). 제1 디지털 신호는 일련의 연속하는 디지털 비트들을 포함한다. 입력된 비트들의 그룹들 각각은 가능한 비트들의 조합중 하나이다. 예를들면, 입력된 다수의 비트는 ″00″, ″01″, ″10″, 또는 ″11″이 될 것이다. 다음으로, 스텝 34에서 선택된 전송모드에 관련된 입력된 비트 그룹에 의해 표현된 비트들의 조합과 결합된 출력레벨을 결정한다(스텝 40). 예를들면, 입력 비트 그룹이 ″01″이면 비트들 ″01″의 조합과 접속된 출력레벨은 입력된 비트의 그룹과 결합된다.
그 다음에, 입력된 비트들의 그룹과 결합된 출력 전압레벨이 전송된다(스텝 42). 다음에, 단일 피크 전송인지 이중 피크 전송인지에 따라 결정이 된다(스텝 44). 그 다음에, 단일 피크 전송방법이 사용되면 클럭신호와 결합된 전압레벨이 출력된다(스텝 46). 이중 피크 전송방법이 사용되면, 송신기는 상승 펄스모드에서 하강 펄스모드 사이에서, 또는 하강 펄스모드에서 상승 펄스모드 사이에서 이전 전송에 대해 사용된 모드에 따라서 하나를 선택하고, 데이터 입력값 ″00″과 관련된 레벨을 출력한다(스텝 48). 다음에, 프로세스는 첫 번째 신호에서 최종 비트 그룹인지를 결정한다(스텝 50). 결정이 신호에서 최종 다수의 비트들이면 프로세스는 종료된다. 한편, 첫 번째 신호에서 최종 다수의 비트가 아니면 프로세스는 스텝 38로 복귀된다.
이런 방식으로, 디지털 비트의 그룹 각각에 대해 출력레벨의 전송을 포함하고, 디지털 비트의 그룹 각각에 대해 출력레벨의 각 전송후 클럭 출력레벨의 전송을 포함하는 출력신호가 발생된다. 다중 레벨 데이터 통신은 클럭 출력레벨에 의해 수반되는 다수의 디지털 비트 그룹들의 전송에 의해 수행되며, 자체 클럭킹 포맷을 제공한다.
도 3a 는 단일 피크 엔코딩 모드 송신 및 수신 전압레벨을 도시하며, 전송된 펄스(70)를 도시한다. 입력레벨로도 불리는 전송레벨은 수신 전압 기준레벨들 사이의 전압차의 1/2정도 수신레벨을 초과하는 것을 주목한다. 이것은 수신 회로소자에 대해 잡음억제와 고속동작을 제공한다. 2개의 디지털 비트를 전송하기 위한 전압레벨들이 도 3a 에 도시되었다. 4개의 출력레벨들(72,74,76,78)은 비트들의 각 가능한 조합과 결합된다. 출력레벨(72)은 조합 ″00″과 결합되고, 출력레벨(74)은 조합 ″01″과 결합되며, 출력레벨(76)은 조합 ″10″과 결합되고, 출력레벨(78)은 조합 ″11″과 결합된다. 출력레벨(80)은 클럭 출력레벨과 결합된다. 수신 전압 기준레벨로도 불리는 4개의 입력레벨(73,75,77,79)는 각 가능한 비트들의 조합들과 접속된다. 입력레벨(73)은 조합 ″00″과 접속되고, 입력레벨(75)은 조합 ″01″과 접속되며, 입력레벨(77)은 조합 ″10″과 접속되고, 입력레벨(79)은 조합 ″11″과 접속되며, 또한 입력레벨(81) 클럭 수신레벨과 접속된다.
비트 그룹 ″01″이 입력되고, 출력레벨(74)과 결합할 것인지를 결정한다. 본 발명에 따른 출력레벨(74)이 전송된다. 그후에, 클럭 출력레벨(80)이 전송된다. 다음으로, 비트 그룹 ″11″이 입력되고 출력레벨(78)과 결합할 것인지를 결정한다. 출력레벨(78)이 전송된다. 그후에, 클럭 출력레벨(80)이 다시 전송된다.
도 3b 는 본 발명의 양호한 실시예에 따른, 이중 피크 엔코딩 방법이 사용될 때, 전송된 출력레벨을 이용하여 생성된 출력신호(90)를 도시한다. 수신 전압 기준레벨로도 불리는, 입력레벨(93,95,97,99,100,151,153,155,157)은 도 3a 에서와 같이 비트들과 결합된다. 각 출력레벨에 의해 표시될 비트의 수는 2개의 비트로 선택된다. 2개의 출력레벨은 표시된 각 디지털값과 결합되며, 일 출력레벨은 상승펄스에 사용되고 타 출력레벨은 하강펄스에 사용된다. 2개의 디지털 비트의 4개의 가능한 조합은 4개는 상승펄스에 사용되고 4개는 하강펄스에 사용되는 8개의 출력 전압레벨을 갖는 데이터 전송을 위해 사용된다. 디지털값 ″00″은 상승펄스를 위한 출력레벨(92)과 하강펄스을 위한 출력레벨(150)에 의해 표현된다. 유사하게, 디지털값 ″01″은 상승펄스를 위한 출력레벨(94)과 하강펄스을 위한 출력레벨(152)에 의해 표현된다. 또한, 디지털값 ″10″은 상승펄스를 위한 출력레벨(96)과 하강펄스을 위한 출력레벨(154)에 의해 표현된다. 또한, 디지털값 ″11″은 상승펄스를 위한 출력레벨(98)과 하강펄스을 위한 출력레벨(156)에 의해 표현된다.
비트 그룹 ″00″은 입력되고, 출력레벨(92)과 결합할 것인지를 결정한다. 출력레벨(92)은 상승펄스로서 전송된다. 입력된 비트의 다음 그룹이 ″01″일 때 송신기는 출력레벨(152)이 전송되도록 하강펄스 모드로 바뀌게 되어 출력신호가 클럭 기준 전압(100)을 가로지르도록(Traverse) 한다. 다음으로, 비트 그룹 ″11″이 입력되고, 송신기는 상승펄스 모드로 바뀌고 출력레벨(98)과 입력된 값 ″11″을 결합한다. 출력전압(98)이 전송되어 출력신호가 클럭레벨(100)을 다시 가로지르도록 한다. 다음으로, 비트 그룹 ″10″ 비트 그룹이 입력되고, 송신기는 하강펄스 모드로 바뀌고 출력레벨(154)과 입력된 값 ″10″을 결합한다. 출력전압(152)이 전송되어 출력신호가 클럭레벨(100)을 다시 가로지르도록 한다. 마지막으로, 비트 그룹 ″01″이 입력되고, 송신기는 상승펄스 모드로 바뀌고 출력레벨(94)과 입력된 값 ″01″을 결합한다. 출력전압(94)이 전송되어 출력신호가 클럭레벨(100)을 다시 가로지르도록 한다. 결국, 입력된 비트 그룹은 전송되고, 송신기는 상승 또는 하강펄스 모드로 바뀌고 출력전압레벨은 ″00″과 결합된다. 이것은 먼저 클럭레벨(100)을 통과하도록 하고, 다음으로 최종 데이터 세트를 클럭시킨다. 출력전압은 부가적인 비트가 입력될 때 입력된 값이 ″00″이면 같은 신호 크기가 남아있거나 입력된 값에 결합된 크기로 증가할 때까지 ″00″을 나타내는 레벨을 유지한다.
도 4a 는 본 발명에 따른 제2 디지털 신호와 클럭신호를 결정하기 위해 이용될 수 있는 전송된 신호(70)을 수신하기 위한 회로를 나타낸다. 수신된 신호(도 4a 에서의 신호(70))는 전송된 신호(도 3a 에서의 신호(70))에 아주 유사하지만 전송매체 특성 때문에 세기와 위상이 변한다. 신호(70)는 수신되어 비교기(110,112,114,116)의 플러스(+) 입력단에 입력된다. 신호(70)는 비교기(118)의 마이너스(-) 입력단에 입력된다. 각 비교기에 대한 다른 출력은 입력 기준전압에 결합된다. 예를들면, 비교기(110)는 부입력(Negative Input)으로서 수신 기준 전압레벨(79)을 갖고, 정입력(Positive Input)으로서 신호(70)를 갖는다. 정입력인 신호(70) 레벨이 부입력인 전압 기준레벨(79)보다 크면 비교기의 출력은 하이(High)가 되고, 즉, 로직, 또는 2진수, 1의 출력을 발생한다. 신호(70) 레벨이 기준 전압레벨(79)보다 작으면 비교기의 출력은 로우(Low)가 되고, 즉, 로직, 또는 2진수 0의 출력을 발생한다. 예를들면, 신호(70) 레벨이 수신전압 기준레벨(73)보다 크면 비교기(116)의 출력은 하이가 된다. 비교기(112)는 출력 전압레벨(77)과 신호(70)를 입력값으로 갖는다. 비교기(114)는 기준전압(75)과 신호(70)를 입력값으로 갖는다. 비교기(116)는 기준전압(73)과 신호(70)를 입력값으로 갖는다. 비교기(118)는 기준 전압레벨(81)과 신호(70)를 입력값으로 갖는다.
비교기(110,112,114,116)의 출력은 플립플롭(120,122,124,126)의 ″세트(SET)″ 입력에 각각 연결된다. 플립플롭(120)이 비교기(110)로부터 하이레벨 출력을 수신하면 플립플롭(120)은 세트되고, 플립플롭(122)이 비교기(112)로부터 하이레벨 출력을 수신하면 플립플롭(122)은 세트되며, 플립플롭(124)이 비교기(114)로부터 하이레벨 출력을 수신하면 플립플롭(124)은 세트되고, 플립플롭(126)이 비교기(116)로부터 하이레벨 출력을 수신하면 플립플롭(126)은 세트된다.
도 3a 를 참조하여 상기한 설명에 따르면, 비트의 그룹과 결합된 출력레벨의 각 전송후 클럭 출력레벨이 전송된다. 그러므로, ″00″비트와 결합된 출력레벨(72)의 전송후 클럭 출력레벨(80)이 전송된다. 클럭 출력레벨(80)은 기준레벨(81)보다 작다. 그러므로, 도 3a 로부터 신호(70)는 클럭 출력레벨의 전송을 포함하고, 비교기(118)는 하이 레벨 출력을 발생한다.
비교기(118)는 앤드 게이트(121)에 의해 수신된 출력을 발생한다. 앤드 게이트(121)는 비교기(118)의 출력과 플립플롭(126)의 출력을 입력으로서 갖는다. 앤드 게이트(121)의 출력은 클럭 입력으로서 래치(103,132,134,136)에 의해 수신된다. 앤드 게이트(121)의 출력은 인버터(123)에 의해 수신되고 반전된다. 인버터(125)의 출력은 플립플롭(120,122,124,126)에 의해 리셋입력으로 수신된다.
신호(70)가 기준레벨(81)이하로 떨어지면 이때 플립플롭(120,122,124,126)의 값은 래치(130,132,134,136)에 각각 클럭되고 저장되며, 또한 플립플롭은 0값으로 리셋된다. 래치들내의 데이터는 출력(138,140,142,144)으로부터 호출된다. 출력(138,140,142,144)은 신호(70)에 등가한 신호를 발생시키는데 이용될 수도 있다. 데이터 이용가능성은 인버터(125)의 출력(146)으로부터 클럭신호에 의해 신호화된다. 데이터 이용가능성을 신호화한 후에 데이터는 래치(132 내지 136)를 통해 다음의 전파를 이용할 수 있다. 클럭신호는 인버터(125)의 출력을 이용하여 발생될 수 있다.
도 4b 는 본 발명에 따른 2차 디지털 신호와 클럭신호를 결정하는데 이용될 수 있는 전송된 신호(90)를 수신하기 위한 회로를 나타낸다. 도 4b 는 전송된 레벨(93,95,151,153)의 수신 및 클럭 기준전압(100)을 가로지르는 것을 검출하기 위한 회로소자를 도시한다.
도 4b 의 회로는 도 4a 의 회로와 유사하게 동작한다. 도 4b 의 회로가 상승펄스 모드에서 동작하면 신호(90)는 ″00″을 나타내는 수신 기준전압(93)을 항상 초과하는 전압레벨이 될 것이다. 수신 기준전압(93)을 초과하는 것은 비교기(216)가 양극성 신호를 수신할 경우 플립플롭이 항상 ″세트(SET)″되도록 하기 위하여 플립플롭(226)의 ″세트″ 입력에 접속된 양전압을 출력하게 된다. 이때, 신호(90)는 디지털 비트의 그룹을 나타내는 전압레벨까지 증가되고, 클럭 기준전압(100) 이하의 전압레벨까지 감소한다. 신호(90)의 레벨이 클럭 기준전압(100) 이하이면 회로는 하강펄스 모드로 천이된다. 클럭 기준전압(100)을 가로지름으로써 비교기(154)의 출력은 하이가 된다. 비교기(154)는 입력신호가 클럭 기준전압(100) 이하이면 클럭신호를 발생하는데 사용되고, 반면에 비교기(156)는 신호가 클럭 기준전압(100) 이상이면 클럭신호를 발생하는데 사용된다. 수신된 신호(90)의 레벨이 클럭 기준전압(100) 이하이면 비교기(154)는 논리 ″1″ 출력을 제공한다. 이러한 출력은 앤드 게이트(172)의 출력이 수신기준 전압레벨(93)을 초과하기 이전에 신호(90)의 결과로서 논리 ″1″이 되도록 앤드 게이트(172)에 의해 수신되고, 이때 클럭 기준전압(100) 이하로 떨어진다. 앤드 게이트(172)의 출력이 논리 ″1″이 되면 플립플롭(224,226)의 출력은 각각 데이터 래치(234,236)에 클럭된다. 인버터(223)는 앤드 게이트(172)의 출력을 수신하고, 수신된 신호를 반전시킨다. 인버터(225)는 인버터(223)의 출력을 수신하고, 수신된 신호를 반전시킨다. 인버터(225)의 출력은 두 플립플롭(226,224)에 리셋 입력으로 수신된다. 인버터(223,225)는 인버터(225)의 출력에 의해 리셋되는 플립플롭 이전에 래치에 클럭되도록 플립플롭에 충분한 시간을 제공하는 지연요소를 제공한다. 인버터(225)의 출력이 하이가 되면 플립플롭(226,224)은 리셋된다. 이것이 논리 ″0″이되어 플립플롭에 의해 출력된다. 플립플롭(226)의 출력이 앤드 게이트(172)의 입력에 접속되므로 앤드 게이트(172)의 출력은 논리 ″0″이 된다. 이것은 입력신호(90)가 잡음이 있으면 다중 클럭펄스를 방지한다.
입력신호(90)는 ″00″이 되는 비트의 그룹과 결합된 기준 전압레벨(151) 이하의 최대 기저레벨까지 전압레벨에 있어서 계속 감소한다. 입력전압이 기준 전압레벨(151) 이하로 감소하면 비교기(180)의 출력은 하이가 된다. 플립플롭(164)의 셋트 입력에 접속되어 비교기(180)의 출력은 입력전압(90)이 기준 전압레벨(151) 이하로 감소하면 플립플롭(164)을 세트되도록 한다. 전송된 비트를 나타내는데 필요한 최저 레벨에 도달한 후, 이때 입력신호(90)는 회로가 정모드로 동작되도록 전압이 증가한다. 전압이 이전 기준전압(100)을 증가하면 비교기(156)의 출력은 하이가 된다. 플립플롭(164)은 입력전압에 있어서 이전 변동으로부터 논리 ″1″ 출력을 갖기 때문에 앤드 게이트(174)는 논리 ″1″을 양입력으로하므로 논리 ″1″을 출력한다. 이것은 플립플롭(164,166)의 출력이 각각 래치(176,178)에 클럭되도록 한다. 출력(244,242,185,187)은 신호(90)에 등가한 신호를 발생하는데 이용될 수 있다. 인버터(225)의 출력은 출력(244,242)으로부터 데이터를 클럭시키는데 이용될 수 있다. 인버터(186)의 출력은 출력(185,187)으로부터 데이터를 클럭시키기 위한 신호를 생성하는데 이용될 수 있다.
일반적으로, 본 발명을 이용하는 데이터 전송 시스템은 호스트 접속과 주변 접속으로 구성된다. 호스트와 주변 인터페이스 사이의 온도, 공급전압, 및 제조공정은 변화되므로 데이터 전송에 사용된 전압레벨 또는 데이터 수신에 사용된 전압 기준레벨을 조절하는 것이 바람직하다.
더 많은 데이터가 각 펄스로 전송될 수 있도록 교정은 디지털 비트의 각 세트에 할당된 전압레벨들 사이에서 미소한 전압차를 허용한다. 또한, 이른바 Nmin으로 불리는 최소수의 레벨이 존재하며, 교정에 앞서 지원될 수 있다. 예를들면, 교정전에 전압레벨들 사이의 전위차가 0.5V이면 송수신기는 데이터를 정확하게 전송할 수 있으나, 교정후에는 0.1V차를 갖는 레벨을 사용하여 데이터를 전송할 수 있다.
교정은 ″명령(Commad)″ 신호를 출력하는 호스트 제어기에 의해 구현될 수 있다. 명령신호에 대해 구현하는 것은 송수신기를 접속하는 신호선을 데이터 전송에 사용된 전압보다 훨씬 높은 전압에 구동시킨다. 예를들면, 신호선에 구동된 3V와 5V사이의 전압이 데이터 전송에 사용된 전압을 쉽게 구별할 수 있고, 특별한 신호로서 수신 유니트에 의해 해석될 수 있도록 모든 데이터 전송은 2V이하의 전압이 사용되도록 미리 설정한다.
도 5a 는 도 4a 에 도시된 회로소자와 연결되어 동작하는 교정 매카니즘을 나타낸다. 비교기(310)는 정(Positive)입력단에 연결로서 신호선 입력(70)과 부(Negative)단에 입력으로서 전압기준(300)을 갖는다. 신호입력(70)이 전압기준(300)을 초과할 때비교기(310)의 출력신호(312)는 다음 전송이 ″명령(Commad)″ 정보를 포함하도록 나타내는 논리 ″1″ 출력레벨로 천이될 것이다.
출력신호(312)는 하나의 클럭지연 유니트(330)에 입력된다. 이 유니트는 하나의 클럭에 의해 명령 디코더(500)에 CMD신호의 전송을 지연한다. 다음 데이터 전송이 명령모드을 위한 데이터를 전송하는데 사용되도록 명령신호가 출력될 때 모든 데이터 비트는 세트된다.
명령신호의 출력에 이어, 수신기 자체는 도 5b에 도시된 바와 같이 다수의 전송비트중 최상위 비트(MSB)만을 이용하는 데이터 레벨의 감소된 수로 동작하기 위해 구성할 수 있다. 이것은 교정이전에 명령정보의 통신 및 보다 높은 레벨의 잡음 조건하에서 존재한다.
명령신호의 출력에 따른 다음의 명령 데이터는 도 5a 에 도시된 바와 같이 명령 디코더에 입력된다. 명령 디코더는 입력된 데이터의 값에 따라 출력신호를 결정한다. 시스템이 복잡해짐에따라 명령 디코더는 명령 데이터값을 형성하기 위해 다중 데이터 전송을 이용한다.
명령 데이터값이 단일 전송에서 전송되거나 이중 전송으로 전송될 수 있는 2비트로 구성되면 명령은 하기의 표 1과 같이 표현할 수 있다.
비트값 명령
00 리셋
01 모든″1″ 전압을 출력
10 교정
11 기타(저전력 모드 등)
명령 데이터값이 교정하라는 지정이 있으면 교정 명령신호(510)는 명령 디코더(500)에 의해 동작레벨에 구동된다.
주변 수신기의 교정은 명령신호을 출력하는 호스트 시스템에 의해 구현되고, 교정명령을 지정하는 데이터가 수반되며, ″1″값을 갖는 모든 데이터 비트와 관련된 전압값이 수반된다.
교정명령을 디코딩하면 수신기는 전압 조절 유니트(400)가 최대 전압을 출력하도록 전압 조정 유니트(400)를 구성하고, 기준전압들 사이의 저항값의 1/2과 동일한 부가적인 저항에서 스위치한다. 이 저항은 도 3a 및 도 3b에 도시된 송수신레벨의 오프셋을 설정하는 역할을 한다. 전압 조정 유니트(400)로부터 출력된 최대 전압의 출력은 기준전압(79)을 입력된 전압(70)보다 크게하여 비교기(110)의 출력이 0이 되게한다. 전압 조정 유니트는 출력전압을 서서히 감소한다. 이때, 기준전압(79)은 입력된 전압(70) 이하로 떨어지고, 비교기(110)의 출력을 논리 ″1″값으로 천이시킨다. 이는 인버터(320)의 출력(322)을 논리 ″0″값으로 천이하여 전압 조정 유니트가 출력전압(300)이 감소하는 것을 막고 오프셋 수신레벨을 야기하는데 사용된 저항과 분리시킨다.
이때, 본 발명의 도시되지 않은 전송영역은 교정이 완료되는 호스트 유니트를 신호하기 위해 3V와 5V사이의 전압을 출력한다. 다른 방법에 있어서, 호스트 유니트는 주변 유니트가 교정처리를 완료하기 위해 적당한 소정의 시간을 기다린다. 수신신호는 전송된 신호에 실질적으로 유사하나 전송매체의 특성 때문에 세기와 위상면에서 다르다. 그러므로, 교정처리는 온도, 전압, 및 제조공정같은 요소들에 의해 야기된 전송매체에서의 변화를 해결하기 위해 이용된다.
상기 명령표에 도시된 바와같이, 호스트 유니트는 주변 유니트가 세트되는 모든 데이터와 관련된 전압을 출력하도록 지시하기 때문에 호스트 유니트가 수신기를 교정하도록 한다. 이러한 방법으로 송수신기는 교정될 수 있고, 전술한 바와같이, 고속 데이터 전송속도가 송수신기 사이에서 최소차를 갖는 전압레벨을 사용하여 구현될 수 있다.
비록 본 발명이 바람직한 실시예를 참조하여 도시되고 설명되었지만, 여러 가지 변형 및 변경이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를들면, 도시된 예가 디지털 데이터를 전압펄스의 크기로 엔코딩하는 것에 관해 기술되지만, 여기서 요구된 발명은 또한 디지털 데이터를 전류의 크기, 광원의 세기 또는 다른 전자기파 또는 다양한 주파수의 크기로 엔코딩하여 구현될 수 있다.
상기와 같은 본 발명은, 고속 데이터 전송속도가 송수신기 사이에서 최소차를 갖는 전압레벨을 갖고, 디지털 데이터를 전압펄스의 크기, 전류의 크기, 광원의 세기, 또는 다양한 주파수의 크기로 엔코딩할 수 있는 효과가 있다.

Claims (24)

  1. 데이터 처리 시스템을 이용한 데이터 통신 방법에 있어서,
    일련의 디지털 비트를 포함하는 제1 디지털 신호를 입력하는 단계;
    상기 제1 신호 내에 포함된 디지털 비트들의 각 그룹에 대해, 상기 디지털 비트들의 상기 그룹을 다수의 출력 레벨 중 하나의 레벨과 연관시키는 단계;
    상기 출력 레벨들 중에서 특정한 하나의 레벨을 클럭 출력 레벨과 연관시키는 단계; 및
    상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 다수의 출력 레벨 중 상기 하나의 레벨의 전송 및 상기 클럭 출력 레벨의 다수의 전송을 포함하여, 출력신호를 발생시키는 단계
    를 포함하고,
    여기서, 상기 클럭 출력 레벨의 상기 다수의 전송 중 하나의 전송은 상기 디지털 비트들의 상기 각 그룹에 대해 상기 출력 레벨들 중 상기 하나의 출력 레벨의 각각의 전송 이후에 발생하는
    데이터 통신 방법.
  2. 제 1 항에 있어서,
    상기 출력 신호의 수신에 응답하여, 상기 클럭 출력 레벨의 상기 다수의 전송을 이용하는 클럭 신호를 발생하는 단계
    를 더 포함하는 데이터 통신 방법.
  3. 제 2 항에 있어서,
    클럭 신호를 발생하는 상기 단계는,
    상기 출력신호가 상기 클럭 출력 레벨을 가로지르는 때를 검출하는 단계; 및
    각각의 검출에 대한 응답 시에만 클럭 펄스를 발생하는 단계
    를 더 포함하는 데이터 통신 방법.
  4. 제 1 항에 있어서,
    상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 다수의 출력 레벨 중 상기 하나의 레벨의 상기 전송 및 상기 클럭 출력 레벨의 상기 다수의 전송의 수신에 응답하여, 상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 다수의 출력 레벨 중에서 상기 수신된 하나의 출력 레벨과 상기 수신된 클럭 출력 레벨을 이용하여 상기 제1 디지털 신호와 등가인 제2 디지털 신호를 발생하는 단계
    를 더 포함하는 데이터 통신 방법.
  5. 제 1 항에 있어서,
    상기 디지털 비트들의 각 그룹에 대해, 상기 디지털 비트들의 상기 그룹을 다수의 출력 레벨 중 하나의 출력레벨과 연관시키는 상기 단계는,
    연속적인 디지털 비트들의 그룹을 연속적인 디지털 비트들의 상기 각각의 그룹에 대한 다수의 출력 레벨 중 하나의 레벨과 연관시키는 단계를 더 포함하는
    데이터 통신 방법.
  6. 제 1 항에 있어서,
    디지털 비트들의 상기 각각의 그룹을 중간 값에 대한 펄스 크기와 연관시키는 단계를 더 포함하고,
    상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 출력 레벨 중 상기 하나의 레벨의 상기 전송은 상승 모드와 하강 모드 사이에서 교번하는 상기 펄스를 포함하고,
    상기 펄스의 크기는 상승 또는 하강 펄스의 크기이고, 상기 클럭 레벨은 상기 펄스를 전송하는 중간 펄스 값과 연관되는
    데이터 통신 방법.
  7. 데이터 처리 시스템을 이용한 데이터 통신 장치에 있어서,
    일련의 디지털 비트를 포함하는 제1 디지털 신호를 입력하기 위한 수단;
    상기 제1 디지털 신호 내에 포함된 디지털 비트들의 각 그룹에 대해, 디지털 비트들의 상기 그룹을 다수의 출력 레벨 중 하나의 레벨과 연관시키기 위한 수단;
    상기 출력 레벨 중에서 특정한 하나의 레벨을 클럭 출력 레벨과 연관시키기 위한 수단; 및
    상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 다수의 출력 레벨 중 상기 하나의 출력 레벨의 전송 및 상기 클럭 출력 레벨의 다수의 전송을 포함하는 출력신호를 발생하기 위한 수단
    을 포함하고,
    여기서, 상기 클럭 출력 레벨의 상기 다수의 전송 중 하나의 전송은 상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 출력 레벨 중 상기 하나의 출력 레벨의 각각의 전송 이후에 발생하는
    데이터 통신 장치.
  8. 제 7 항에 있어서,
    상기 출력신호의 수신에 응답하여, 상기 클럭 출력 레벨의 상기 다수의 전송을 이용하여 클럭 신호를 발생하기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  9. 제 8 항에 있어서,
    클럭 신호를 발생하기 위한 상기 수단은,
    상기 출력신호가 상기 클럭 출력 레벨을 가로지르는 때를 검출하기 위한 수단; 및
    각각의 검출에 대한 응답 시에만 클럭 펄스를 발생하기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  10. 제 9 항에 있어서,
    클럭 신호를 발생하기 위한 상기 수단은,
    상기 입력신호가 상기 클럭 기준 레벨을 가로지를 때 클럭 펄스를 발생하기 위한 수단; 및
    상기 입력신호가 0의 디지털 값을 갖는 입력된 비트와 연관된 기준 전압 레벨을 초과할 때까지 클럭 신호 발생을 억제하기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  11. 제 8 항에 있어서,
    상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 다수의 출력 레벨 중 상기 하나의 레벨의 상기 전송 및 상기 클럭 출력 레벨의 상기 다수의 전송의 수신에 응답하여, 상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 다수의 출력 레벨 중 상기 수신된 하나의 레벨과 상기 수신된 클럭 출력 레벨을 이용하여 상기 제1 디지털 신호와 등가인 제2 디지털 신호를 발생하기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  12. 제 8 항에 있어서,
    상기 디지털 비트들의 각각의 그룹에 대해, 디지털 비트들의 상기 그룹을 다수의 출력 레벨 중 하나의 레벨과 연관시키기 위한 수단은,
    연속적인 디지털 비트들의 그룹을 연속적인 디지털 비트들의 상기 각각의 그룹에 대한 다수의 출력 레벨 중 하나의 레벨과 연관시키기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  13. 제 8 항에 있어서,
    디지털 비트들의 상기 각각의 그룹은 중간 값에 대한 펄스 크기와 연관되고,
    상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 출력 레벨 중 상기 하나의 레벨의 상기 전송은 상승 모드와 하강 모드 사이에서 교번하는 상기 펄스를 포함하고,
    상기 펄스의 크기는 상승 또는 하강 펄스의 크기이고, 상기 클럭 레벨은 상기 펄스를 전송하는 중간 펄스 값과 연관되는
    데이터 통신 장치.
  14. 디지털 신호와 클럭 신호를 결정하기 위한 장치에 있어서,
    입력으로서 입력 레벨을 갖는 입력 신호 및 제1 기준 레벨을 갖고, 제1 출력을 발생하는 제1 비교기 - 여기서, 상기 제1 출력은 상기 제1 기준 레벨보다 큰 상기 제1 입력 레벨에 응답하여 논리 ″1″이 되고, 상기 제1 기준 레벨보다 작은 상기 제1 입력 레벨에 응답하여 논리 ″0″이 됨 - ;
    입력으로서 제2 기준 레벨 및 상기 입력 신호를 가지며, 제2 출력을 발생하는 제2 비교기 - 여기서, 상기 제2 기준 레벨은 상기 제1 기준 레벨보다 작으며, 상기 제2 출력은 상기 제2 기준 레벨보다 작은 상기 입력 레벨에 응답하여 논리 ″1″이 되고, 상기 제2 기준 레벨보다 큰 상기 입력 레벨에 응답하여 논리 ″0″이 됨 - ;
    입력으로서 상기 제2 출력과 제1 플립플롭으로부터의 제4 출력을 갖고, 제3 출력을 발생하는 AND 게이트;
    입력으로서 상기 제3 출력을 갖고, 제4 출력을 발생하는 제1 인버터;
    입력으로서 상기 제4 출력을 갖고, 제5 출력을 발생하는 제2 인버터 - 여기서, 상기 제1 인버터와 상기 제2 인버터는 상기 제3 입력에 대한 신호 지연 유니트로서 작용하여, 상기 제3 입력의 지연된 표현으로서 상기 제5 출력 신호를 제공함 - ;
    그 세트(set) 입력에 연결된 상기 제1 출력 및 그 리셋(reset) 입력에 연결된 상기 제5 출력을 갖고, 제6 출력을 발생하는 제1 플립플롭 - 여기서, 상기 제1 플립플롭은 상기 제1 기준 레벨보다 큰 상기 제1 입력에 응답하여 세트됨 - ; 및
    입력으로서 상기 제3 및 제6 출력을 가진 제1 래치 - 여기서, 상기 제1 래치는 상기 제2 기준 레벨보다 작은 상기 입력 레벨에 응답하여 상기 제6 출력을 저장하고, 상기 제1 래치 출력은 상기 입력 신호와 등가인 출력 신호를 결정하기 위해 이용될 수 있으며, 상기 제3 출력은 출력 클럭 신호를 결정하기 위해 이용될 수 있음 -
    를 포함하는 장치.
  15. 제 14 항에 있어서,
    입력으로서 제3 기준 레벨 및 상기 입력 신호를 갖고, 제7 출력을 발생하는 제3 비교기 - 상기 제7 출력은 제3 기준 레벨보다 큰 상기 입력 신호에 응답하여 논리 ″1″이 되고, 상기 제3 기준 레벨보다 작은 상기 입력 신호에 응답하여 논리 ″0″이 되고, 상기 제3 기준 레벨은 상기 제1 기준 레벨보다 큼 - ;
    입력으로서 상기 제7 출력 및 상기 제5 출력을 갖고, 제8 출력을 발생하는 제2 S/R 플립플롭 - 여기서, 상기 플립플롭은 상기 제3 기준 레벨보다 큰 상기 입력 신호에 응답하여 세트되고, 상기 제8 출력은 상기 제3 기준 레벨보다 큰 상기 입력 신호에 응답하여 논리 ″1″이 되고, 논리 ″1″인 상기 제5 출력에 응답하여 논리 ″0″이 됨 - ; 및
    입력으로서 상기 제3 출력 및 제8 출력을 가진 제2 래치 - 여기서, 상기 제2 래치는 상기 제2 기준 레벨보다 작은 상기 입력 레벨에 응답하여 상기 제8 출력을 저장하고, 상기 제2 래치 출력 및 상기 제1 래치 출력은 상기 입력 신호와 등가인 출력 신호를 결정하기 위해 이용될 수 있고, 상기 제3 출력은 출력 클럭 신호를 결정하기 위해 이용될 수 있는
    장치.
  16. 데이터를 통신하기 위한 장치에 있어서,
    데이터 처리를 위한 프로세서;
    상기 데이터의 수신 및 전송하는 동안에 이용되는 통신 인터페이스; 및
    상기 데이터를 수신 및 전송하기 위하여 상기 통신 인터페이스에 연결된 적어도 하나의 장치
    를 포함하고,
    상기 프로세서는 다수의 동작 모드를 포함하고, 상기 다수의 동작 모드는,
    상기 프로세서가 디지털 비트들의 그룹을 일련의 디지털 비트를 포함하는 제1 디지털 신호 내에 포함된 디지털 비트들의 상기 각각의 그룹에 대한 다수의 출력 레벨 중 하나의 레벨과 연관시키는 제1 동작 모드;
    상기 프로세서가 상기 출력 레벨 중 특정한 하나의 레벨을 클럭 출력 레벨과 연관시키는 제2 동작 모드; 및
    상기 프로세서가 상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 출력 레벨 중 상기 하나의 레벨의 전송 및 상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 출력 레벨 중 상기 하나의 레벨의 각각의 전송 이후의 상기 클럭 출력 레벨의 전송을 포함하는 출력 신호를 발생하는 제3 동작 모드
    를 포함하는
    데이터 통신 장치.
  17. 제 16 항에 있어서,
    상기 프로세서가 상기 출력 신호의 수신에 응답하여 상기 클럭 출력 레벨의 상기 전송을 이용하여 클럭 신호를 발생하는 제4 동작 모드
    를 더 포함하는 데이터 통신장치.
  18. 제 16 항에 있어서,
    상기 프로세서가 상기 디지털 비트들의 각각의 그룹에 대한 상기 출력 레벨의 상기 수신된 하나의 레벨과 상기 수신된 클럭 출력 레벨을 이용하여 상기 제1 디지털 신호와 등가인 제2 디지털 신호를 발생하는 제5 동작 모드
    를 더 포함하는 데이터 통신 장치.
  19. 제 16 항에 있어서,
    디지털 비트들의 상기 각각의 그룹은 중간 값에 대한 펄스 크기와 연관되고,
    상기 디지털 비트들의 상기 각각의 그룹에 대한 상기 출력 레벨 중 상기 하나의 레벨의 상기 전송은 상승 모드와 하강 모드 사이에서 교번하는 상기 펄스를 포함하고,
    상기 펄스의 크기는 상승 또는 하강 펄스의 크기이고, 상기 클럭 레벨은 상기 펄스를 전송하는 중간 펄스 값과 연관되는
    데이터 통신 장치.
  20. 제 16 항에 있어서,
    명령 모드 전송을 신호하기 위한 수단을 더 포함하고, 여기서, 상기 장치는 명령을 수신하기 위한 모드로 들어가는
    데이터 통신 장치.
  21. 제 20 항에 있어서,
    수신 기준 전압 레벨을 수신하기 위한 수단; 및
    보정(calibration) 명령의 수신에 응답하여 상기 수신 기준 전압 레벨을 조절하기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  22. 제 21 항에 있어서,
    명령 모드 전송을 신호하는 것에 응답하여 출력 전압 레벨을 조절하기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  23. 제 16 항에 있어서,
    전송된 다수의 비트 중 다수의 최상위 비트를 이용하기 위한 수단
    을 더 포함하는 데이터 통신 장치.
  24. 데이터 통신을 위한 방법에 있어서,
    하나 또는 그 이상의 디지털 비트를 포함하는 데이터 비트들의 각 그룹에 대해 출력 레벨을 연관시키는 단계;
    클럭에 대해 다른 출력 레벨을 연관시키는 단계;
    일련의 디지털 비트를 포함하는 디지털 신호를 입력하는 단계; 및
    상기 디지털 신호와 클럭에 대응하는 출력 레벨을 가진 출력 신호를 발생하는 단계
    를 포함하는 데이터 통신 방법.
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