KR100277877B1 - Capacitor manufacturing method of semiconductor device - Google Patents

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Abstract

본 발명은 커패시턴스를 효율적을 증대시킬 수 있도록한 반도체 소자의 커패시터 제조 방법에 관한 것으로,셀 트랜지스터들이 형성된 반도체 기판상에 ILD층을 형성하고 그 상면에 나이트라이드층을 형성하는 공정과,상기 나이트라이드층을 선택적으로 제거하고 이를 이용하여 노출된 ILD층을 선택적으로 제거하여 노드 콘택홀을 형성하는 공정과,상기 노드 콘택홀의 측면 및 바닥면을 포함하는 전면에 폴리 실리콘층을 형성한후 그상면에 산화막층을 형성하고 선택적으로 식각하는 공정과,상기 산화막층의 표면상에 제 1 비정질 실리콘층,서포트 물질층, 제 2 비정질 실리콘층을 차례로 형성하는 공정과,상기 제 1 비정질 실리콘층,서포트 물질층,제 2 비정질 실리콘층을 건식각 공정으로 에치백하여 비정질 실리콘 측벽을 형성하고 산화막층을 제거하는 공정과,상기 비정질 실리콘 측벽을 SAES 성장시켜 스토리지 노드를 형성하는 공정을 포함하여 이루어진다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device capable of increasing the capacitance efficiently, forming an ILD layer on a semiconductor substrate on which cell transistors are formed and forming a nitride layer on an upper surface thereof; Selectively removing the layer and selectively removing the exposed ILD layer to form a node contact hole, and forming a polysilicon layer on the front surface including the side and the bottom surface of the node contact hole, and then Forming and selectively etching an oxide layer, and sequentially forming a first amorphous silicon layer, a support material layer, and a second amorphous silicon layer on a surface of the oxide layer, and the first amorphous silicon layer and a support material. Layer, the second amorphous silicon layer is etched back by a dry etching process to form an amorphous silicon sidewall and remove the oxide layer And SAES growing the amorphous silicon sidewalls to form a storage node.

Description

반도체 소자의 커패시터 제조 방법Capacitor manufacturing method of semiconductor device

본 발명은 반도체 소자에 관한 것으로,특히 커패시턴스를 효율적을 증대시킬 수 있도록한 반도체 소자의 커패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device capable of increasing capacitance effectively.

반도체 제조 기술이 발전하면서 전자 회로의 미세화와 그 집적도의 증대가 이루어졌다.The development of semiconductor manufacturing technology has resulted in the miniaturization of electronic circuits and the increase in their density.

예를들어 16M DRAM 과 64M DRAM의 양산이 진행되고 있고 그 이상의 집적도를 갖는 디바이스들의 개발이 진행되고 있다. DRAM 소자의 집적도가 증가하면서 셀의 커패시터 영역이 급격하게 감소하게 되었으며 이에따라 동일한 커패시턴스를 얻을 수 있는 줄어든 영역에서의 커패시터 제조 기술이 DRAM 집적도 향상의 주요 문제로 대두되었다.For example, mass production of 16M DRAM and 64M DRAM is in progress, and devices with higher densities are being developed. As the integration of DRAM devices has increased, the capacitor area of a cell has been drastically reduced. Accordingly, capacitor manufacturing technology in a reduced area where the same capacitance can be obtained has emerged as a major problem in improving DRAM integration.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터에 관하여 설명하면 다음과 같다.Hereinafter, a capacitor of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1c는 종래 기술의 반도체 소자 커패시터의 공정 단면도이다.1A-1C are process cross-sectional views of a semiconductor device capacitor of the prior art.

셀 트랜지스터들(도면에 도시되지 않음)이 형성된 반도체 기판상에 ILD층(1)을 형성하고 그 상면에 나이트라이드층(2)을 형성한다. 그리고 포토리소그래피 공정으로 상기 나이트라이드층(2)을 선택적으로 제거하고 이를 이용하여 노출된 ILD층(1)을 선택적으로 제거하여 노드 콘택홀을 형성한다.An ILD layer 1 is formed on a semiconductor substrate on which cell transistors (not shown) are formed, and a nitride layer 2 is formed on the upper surface thereof. The nitride layer 2 is selectively removed by a photolithography process, and the exposed ILD layer 1 is selectively removed using the photolithography process to form a node contact hole.

이어, 상기 노드 콘택홀의 측면 및 바닥면을 포함하는 전면에 폴리 실리콘층(3)을 형성한다.Next, a polysilicon layer 3 is formed on the front surface including the side and bottom surfaces of the node contact hole.

그리고 상기 폴리 실리콘층(3)상에 산화막층(4)을 형성하고 산화막층(4)을 스토리지 노드 마스크를 이용하여 선택적으로 식각한다.An oxide layer 4 is formed on the polysilicon layer 3 and the oxide layer 4 is selectively etched using a storage node mask.

이어, 도 1b에서와 같이, 스토리지 노드를 형성하기 위한 비정질 실리콘층을 상기 산화막층(4)의 표면상에 형성하고 에치백하여 패터닝되어진 산화막층(4)의 측면에 비정질 실리콘 측벽(5)을 형성한다.Subsequently, as shown in FIG. 1B, an amorphous silicon sidewall 5 is formed on a side surface of the oxide layer 4 which is formed by etching and patterning an amorphous silicon layer for forming a storage node on the surface of the oxide layer 4. Form.

그리고 상기 비정질 실리콘 측벽(5)의 형성시에 사용된 산화막층(4)을 습식각으로 제거한다.Then, the oxide film layer 4 used in the formation of the amorphous silicon sidewall 5 is removed by wet etching.

이어, 도 1c에서와 같이, 상기 비정질 실리콘 측벽(5)을 SAES 성장(Surface Area Enhanced Silica Growing)시켜 스토리지 노드를 형성한다.Subsequently, as shown in FIG. 1C, the amorphous silicon sidewall 5 is grown by SAES (Surface Area Enhanced Silica Growing) to form a storage node.

이때, SAES 성장은 비정질 실리콘 측벽(5)을 씨드(seed)로 하여 그 입자를 크게 성장시키는 것으로 이때 면적이 증가되는 것을 이용하여 커패시턴스를 향상시키기 위한 것이다.At this time, the SAES growth is to grow the particles with the amorphous silicon sidewall 5 as a seed (seed) to increase the capacitance by using the area is increased at this time.

이와 같은 종래 기술의 반도체 소자의 커패시터는 커패시턴스를 증대시키기 위하여 진행하는 SAES 성장시에 Si 입자는 비정질 실리콘을 소모하면서 성장하므로 입자 성장이 충분히 이루어진후 최종 프로파일이 불량하다.Such a capacitor of the semiconductor device of the prior art grows with Si particles consuming amorphous silicon during SAES growth in order to increase the capacitance, so that the final profile is poor after sufficient grain growth.

또한, 첨점(스토리지 노드의 최상단부)에서 성장되는 입자는 네킹(Necking)을 유발하여 파티클(Particle)에 의한 오염을 야기시킨다.In addition, particles grown at the cusp (top end of the storage node) cause necking, causing contamination by particles.

본 발명은 이와 같은 종래 기술의 반도체 소자의 커패시터의 문제점을 해결하기 위하여 안출한 것으로, 공정 진행시에 문제를 발생시키지 않고 커패시턴스를 효율적으로 증대시킬 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the capacitor of the semiconductor device of the prior art, to provide a method of manufacturing a capacitor of a semiconductor device capable of efficiently increasing the capacitance without causing problems during the process proceeding. There is this.

도 1a내지 도 1c는 종래 기술의 반도체 소자 커패시터의 공정 단면도1A-1C are cross-sectional views of a prior art semiconductor device capacitor

도 2a내지 도 2c는 본 발명에 따른 반도체 소자 커패시터의 공정 단면도2A through 2C are process cross-sectional views of a semiconductor device capacitor according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21. ILD층 22. 나이트라이드층21. ILD layer 22. Nitride layer

23. 폴리 실리콘층 24. 산화막층23. Polysilicon layer 24. Oxide layer

25. 제 1 비정질 실리콘층 26. 서포트 물질층25. First Amorphous Silicon Layer 26. Support Material Layer

27. 제 2 비정질 실리콘층27. Second Amorphous Silicon Layer

공정 진행시에 문제를 발생시키지 않고 커패시턴스를 효율적으로 증대시킬 수 있도록한 본 발명의 반도체 소자의 커패시터 제조 방법은 셀 트랜지스터들이 형성된 반도체 기판상에 ILD층을 형성하고 그 상면에 나이트라이드층을 형성하는 공정과,상기 나이트라이드층을 선택적으로 제거하고 이를 이용하여 노출된 ILD층을 선택적으로 제거하여 노드 콘택홀을 형성하는 공정과,상기 노드 콘택홀의 측면 및 바닥면을 포함하는 전면에 폴리 실리콘층을 형성한후 그상면에 산화막층을 형성하고 선택적으로 식각하는 공정과,상기 산화막층의 표면상에 제 1 비정질 실리콘층,서포트 물질층, 제 2 비정질 실리콘층을 차례로 형성하는 공정과,상기 제 1 비정질 실리콘층,서포트 물질층,제 2 비정질 실리콘층을 건식각 공정으로 에치백하여 비정질 실리콘 측벽을 형성하고 산화막층을 제거하는 공정과,상기 비정질 실리콘 측벽을 SAES 성장시켜 스토리지 노드를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In the method of manufacturing a capacitor of the semiconductor device of the present invention, which can efficiently increase capacitance without causing a problem during a process, a method of forming an ILD layer on a semiconductor substrate on which cell transistors are formed and forming a nitride layer on the upper surface thereof Forming a node contact hole by selectively removing the nitride layer and selectively removing the exposed ILD layer by using the same; and forming a polysilicon layer on a front surface including side and bottom surfaces of the node contact hole. Forming an oxide layer on the upper surface of the oxide layer and selectively etching the oxide layer; forming a first amorphous silicon layer, a support material layer, and a second amorphous silicon layer on the surface of the oxide layer; The amorphous silicon sidewall is etched back by etching the amorphous silicon layer, the support material layer, and the second amorphous silicon layer by a dry etching process. Sex, and the step of the amorphous silicon side walls of removing an oxide layer characterized in that comprising the step of SAES is grown to form a storage node.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 커패시터에 관하여 상세히 설명하면 다음과 같다.Hereinafter, the capacitor of the semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2c는 본 발명에 따른 반도체 소자의 커패시터의 공정 단면도이다.2A to 2C are cross-sectional views of a capacitor of a semiconductor device according to the present invention.

본 발명의 반도체 소자의 커패시터 제조 방법은 비정질 실리콘층을 지지하는 서포트 물질층을 형성한후에 SAES 성장을 시켜 공정 진행중에 문제를 발생시키지 않도록한 것으로 그 공정 순서는 다음과 같다.In the method of manufacturing a capacitor of a semiconductor device of the present invention, SAES is grown after forming a support material layer supporting an amorphous silicon layer so as not to cause a problem during the process. The process sequence is as follows.

먼저, 도 2a에서와 같이, 셀 트랜지스터들(도면에 도시되지 않음)이 형성된 반도체 기판상에 ILD층(21)을 형성하고 그 상면에 나이트라이드층(22)을 형성한다. 그리고 포토리소그래피 공정으로 상기 나이트라이드층(22)을 선택적으로 제거하고 이를 이용하여 노출된 ILD층(21)을 선택적으로 제거하여 노드 콘택홀을 형성한다.First, as shown in FIG. 2A, an ILD layer 21 is formed on a semiconductor substrate on which cell transistors (not shown) are formed, and a nitride layer 22 is formed on the upper surface thereof. The nitride layer 22 is selectively removed by a photolithography process, and the exposed ILD layer 21 is selectively removed using the photolithography process to form a node contact hole.

이어, 상기 노드 콘택홀의 측면 및 바닥면을 포함하는 전면에 폴리 실리콘층(23)을 형성한다.Next, a polysilicon layer 23 is formed on the front surface including the side and bottom surfaces of the node contact hole.

그리고 상기 폴리 실리콘층(23)상에 산화막층(24)을 형성하고 산화막층(24)을 스토리지 노드 마스크를 이용하여 선택적으로 식각한다.An oxide layer 24 is formed on the polysilicon layer 23 and the oxide layer 24 is selectively etched using a storage node mask.

이어, 도 2b에서와 같이, 스토리지 노드를 형성하기 위한 제 1 비정질 실리콘층(25)을 상기 산화막층(24)의 표면상에 형성하고 상기 제 1 비정질 실리콘층(25)상에 후속되는 SAES 성장시에 지지 역할을 하는 서포트 물질층(26)을 형성한다. 이때, 서포트 물질층(26)으로는 텅스텐 실리사이드(WSix) 등 저온(비정질 실리콘의 결정화 온도보다 낮은)공정이 가능한 전도성 물질을 사용한다.Subsequently, as shown in FIG. 2B, a first amorphous silicon layer 25 for forming a storage node is formed on the surface of the oxide layer 24 and subsequent SAES growth on the first amorphous silicon layer 25 is performed. A support material layer 26 is formed which serves as a support at the time. In this case, as the support material layer 26, a conductive material capable of a low temperature process (lower than the crystallization temperature of amorphous silicon) such as tungsten silicide (WSix) is used.

그리고 상기 서포트 물질층(26)상에 다시 제 2 비정질 실리콘층(27)을 형성하고 상기 제 1 비정질 실리콘층(25),서포트 물질층(26) 그리고 제 2 비정질 실리콘층(27)을 건식각 공정으로 에치백하여 비정질 실리콘 측벽을 형성한다.In addition, a second amorphous silicon layer 27 is formed on the support material layer 26, and the first amorphous silicon layer 25, the support material layer 26, and the second amorphous silicon layer 27 are dry-etched. The process is etched back to form amorphous silicon sidewalls.

이때, 상기 제 1 비정질 실리콘층(25),서포트 물질층(26) 그리고 제 2 비정질 실리콘층(27)의 전체 두께는 1000 ~ 1200Å정도이다.At this time, the total thickness of the first amorphous silicon layer 25, the support material layer 26 and the second amorphous silicon layer 27 is about 1000 ~ 1200Å.

이어, 상기 비정질 실리콘 측벽의 형성시에 사용된 산화막층(24)을 습식각으로 제거한다.Subsequently, the oxide layer 24 used in forming the amorphous silicon sidewalls is removed by wet etching.

그리고 도 2c에서와 같이, 상기 비정질 실리콘 측벽(28)을 SAES 성장(Surface Area Enhanced Silica Growing)시켜 스토리지 노드를 형성한다.As shown in FIG. 2C, the amorphous silicon sidewalls 28 are grown by SAES (Surface Area Enhanced Silica Growing) to form a storage node.

이때, SAES 성장은 비정질 실리콘 측벽(28)을 씨드(seed)로 하여 그 입자를 크게 성장시키는 것으로 이때 면적이 증가되는 것을 이용하여 커패시턴스를 향상시키기 위한 것이다.At this time, the SAES growth is to grow the particles by using the amorphous silicon sidewall 28 as a seed (seed) to increase the capacitance by using the area is increased at this time.

본 발명의 반도체 소자의 커패시터의 제조 공정에서는 스토리지 노드를 형성하기 위한 비정질 실리콘 측벽(28)을 제 1,2 비정질 실리콘층(25)(27)들의 사이에 상기한 두물질층의 SAES 성장시에 지지 역할을 하는 서포트 물질층(26)을 형성하여 샌드위치 구조로 만든후에 SAES 성장을 시킨 것으로, 성장이 모두 끝난후에도 서포트 물질층(26)은 최초의 증착 두께와 동일하게 남는다.In the manufacturing process of the capacitor of the semiconductor device of the present invention, the amorphous silicon sidewall 28 for forming the storage node is formed during the SAES growth of the above two material layers between the first and second amorphous silicon layers 25 and 27. The support material layer 26 serving as a support was formed to form a sandwich structure, followed by SAES growth. After the growth is completed, the support material layer 26 remains the same as the original deposition thickness.

이와 같은 본 발명의 반도체 소자의 제조 방법은 커패시턴스를 증대시키기 위한 SAES 공정후에도 서포트 물질층의 두께가 감소하지 않고 균일하게 남아 있으므로 비정질 실리콘의 입자 성장이 크게 되어도 스토리지 노드의 전체 구조가 안적적이다.In the semiconductor device manufacturing method of the present invention, even after the SAES process for increasing capacitance, the thickness of the support material layer remains uniform without decreasing, so that the overall structure of the storage node is stable even when grain growth of amorphous silicon is increased.

그리고 스토리지 노드의 최상단부에서는 입자가 성장되지 않으므로 네킹에 의한 파티클 오염 가능성이 줄어드는 효과가 있다.And since the particles do not grow at the top of the storage node, the possibility of particle contamination by the necking is reduced.

Claims (6)

셀 트랜지스터들이 형성된 반도체 기판상에 ILD층을 형성하고 그 상면에 나이트라이드층을 형성하는 공정과,Forming an ILD layer on the semiconductor substrate on which the cell transistors are formed and forming a nitride layer on the upper surface thereof; 상기 나이트라이드층을 선택적으로 제거하고 이를 이용하여 노출된 ILD층을 선택적으로 제거하여 노드 콘택홀을 형성하는 공정과,Selectively removing the nitride layer and selectively removing the exposed ILD layer to form a node contact hole; 상기 노드 콘택홀의 측면 및 바닥면을 포함하는 전면에 폴리 실리콘층을 형성한후 그상면에 산화막층을 형성하고 선택적으로 식각하는 공정과,Forming a polysilicon layer on the front surface including the side and the bottom surface of the node contact hole, and then forming an oxide layer on the upper surface thereof and selectively etching the same; 상기 산화막층의 표면상에 제 1 비정질 실리콘층,서포트 물질층, 제 2 비정질 실리콘층을 차례로 형성하는 공정과,Sequentially forming a first amorphous silicon layer, a support material layer, and a second amorphous silicon layer on the surface of the oxide film layer; 상기 제 1 비정질 실리콘층,서포트 물질층,제 2 비정질 실리콘층을 건식각 공정으로 에치백하여 비정질 실리콘 측벽을 형성하고 산화막층을 제거하는 공정과,Etching the first amorphous silicon layer, the support material layer, and the second amorphous silicon layer by dry etching to form an amorphous silicon sidewall and removing an oxide layer; 상기 비정질 실리콘 측벽을 SAES 성장시켜 스토리지 노드를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.And forming a storage node by SAES-growing the amorphous silicon sidewalls. 제 1 항에 있어서, 서포트 물질층을 비정질 실리콘의 결정화 온도보다 낮은 저온에서 공정이 가능한 전도성 물질을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The method of claim 1, wherein the support material layer is made of a conductive material that can be processed at a lower temperature than the crystallization temperature of amorphous silicon. 제 2 항에 있어서, 서포트 물질층을 텅스텐 실리사이드를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.3. The method of claim 2, wherein the support material layer uses tungsten silicide. 제 1 항에 있어서, SAES 성장이 모두 끝난후에도 서포트 물질층은 최초의 증착 두께와 동일하게 남는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.2. The method of claim 1 wherein the support material layer remains the same as the original deposition thickness after all SAES growth is complete. 제 1 항에 있어서, 제 1 비정질 실리콘층,서포트 물질층,제 2 비정질 실리콘층의 전체 증착 두께를 1000 ~ 1200Å로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The method of claim 1, wherein the total deposition thickness of the first amorphous silicon layer, the support material layer, and the second amorphous silicon layer is 1000 to 1200 kPa. 제 1 항에 있어서, 비정질 실리콘 측벽을 형성한후의 산화막층의 제거는 습식각 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The method of claim 1, wherein the removal of the oxide layer after forming the amorphous silicon sidewall is performed by a wet etching process.
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