KR100277847B1 - Method of manufacturing capacitor of semiconductor device _ - Google Patents
Method of manufacturing capacitor of semiconductor device _ Download PDFInfo
- Publication number
- KR100277847B1 KR100277847B1 KR1019980052602A KR19980052602A KR100277847B1 KR 100277847 B1 KR100277847 B1 KR 100277847B1 KR 1019980052602 A KR1019980052602 A KR 1019980052602A KR 19980052602 A KR19980052602 A KR 19980052602A KR 100277847 B1 KR100277847 B1 KR 100277847B1
- Authority
- KR
- South Korea
- Prior art keywords
- capacitor
- forming
- polysilicon pattern
- metal silicide
- lower electrode
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 커패시터 하부전극으로 사용되는 폴리실리콘의 표면에 금속 실리사이드층을 형성하여 커패시턴스의 감소를 방지하고 공정을 보다 간소화하는데 적당한 반도체 소자의 커패시터 제조방법을 제공하기 위한 것으로서, 트랜지스터가 형성된 반도체 기판상에 절연층을 형성한 후, 패터닝하여 상기 트랜지스터의 소오스 또는 드레인 영역이 노출되도록 노드 콘택을 형성하는 공정과, 상기 노드 콘택내에 플러그를 형성하는 공정과, 상기 플러그 및 상기 플러그에 접하는 상기 절연층상에 폴리실리콘 패턴을 형성하는 공정과, 상기 폴리실리콘 패턴상에 내산화성 금속실리사이드층을 형성하여 상기 폴리실리콘 패턴과 상기 금속실리사이드층으로 이루어지는 커패시터 하부전극을 형성하는 공정과, 상기 커패시터 하부전극상에 커패시터 유전막을 형성하는 공정과, 상기 커패시터 유전막상에 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The present invention provides a method of manufacturing a capacitor of a semiconductor device suitable for forming a metal silicide layer on the surface of polysilicon used as a lower electrode of a capacitor to prevent decrease in capacitance and simplify the process, Forming a node contact so that a source or a drain region of the transistor is exposed by patterning after forming an insulating layer on the insulating layer in contact with the plug and the plug; A step of forming a polysilicon pattern, a step of forming an oxidation-resistant metal silicide layer on the polysilicon pattern to form a capacitor lower electrode made of the polysilicon pattern and the metal silicide layer, and a step of forming, on the capacitor lower electrode, Dielectric film And a step of forming a capacitor upper electrode on the capacitor dielectric film.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 금속 실리사이드층을 커패시터 하부전극으로 이용한 반도체 소자의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device using a metal silicide layer as a capacitor lower electrode.
일반적으로 소자의 집적도가 향상됨에 따라 커패시터 유전막의 유전율이 중요한 문제로 대두되었다.In general, the dielectric constant of the capacitor dielectric film has become an important issue as the degree of integration of the device has improved.
현재, 고집적화에 따라 가장 널리 사용되고 있는 유전막으로써는 Ta2O3이다.At present, Ta 2 O 3 is the most widely used dielectric film according to the high integration.
하지만, 고집적화를 만족시키기 위해 워드라인이나 비트라인을 메탈로 사용하는 경우, 특히 COB(Capacitor Over Bitline)구조에서는 커패시터 제조시 공정온도를 낮추어 주어야 하는 공정상의 어려움이 있다.However, when a word line or a bit line is used as a metal in order to satisfy high integration, especially in a capacitor over bitline (COB) structure, there is a difficulty in a process in which a process temperature must be lowered in manufacturing a capacitor.
이하, 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a conventional method of manufacturing a capacitor of a semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도이다.1A to 1D are process cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도 1a에 도시한 바와 같이, 트랜지스터를 구비한 반도체 기판(11)상에 층간절연막(12)을 형성한다.As shown in Fig. 1A, an interlayer insulating film 12 is formed on a semiconductor substrate 11 having transistors.
이후, 상기 트랜지스터의 소오스 또는 드레인 불순물 영역이 노출되도록 층간절연막(12)을 선택적으로 제거하여 노드 콘택(13)을 형성한다.Thereafter, the interlayer insulating film 12 is selectively removed to expose the source or drain impurity region of the transistor to form the node contact 13.
도 1b에 도시한 바와 같이, 상기 노드 콘택(13)내에 폴리 실리콘으로 이루어진 플러그(14)를 매립한 후, 상기 플러그(14)를 포함한 층간절연막(12)상에 폴리실리콘층(15)을 형성한다.A polysilicon layer 15 is formed on the interlayer insulating film 12 including the plug 14 after the plug 14 made of polysilicon is buried in the node contact 13 as shown in FIG. do.
이후, 폴리실리콘층 선택적으로 제거하여 도 1c에 도시한 바와 같이, 상기 플러그(14)와 접촉되는 커패시터 하부전극(15a)을 형성한다.Thereafter, the polysilicon layer is selectively removed to form a capacitor lower electrode 15a which is in contact with the plug 14, as shown in Fig. 1C.
도 1d에 도시한 바와 같이, 상기 커패시터 하부전극(15a)상에 커패시터 유전막으로써, 예컨대 Ta2O5(16)를 증착한다.As shown in FIG. 1D, a capacitor dielectric film, for example, Ta 2 O 5 (16) is deposited on the capacitor lower electrode 15a.
그리고 상기 Ta2O5(16) 상부에 커패시터의 상부전극(17)을 형성하면 종래 기술에 따른 반도체 소자의 커패시터 제조공정이 완료된다.When the upper electrode 17 of the capacitor is formed on the Ta 2 O 5 layer 16, the manufacturing process of the capacitor of the semiconductor device according to the related art is completed.
여기서, 상기 커패시터 상부전극의 물질은 주로 티타늄 나이트라이드(TiN)를 사용한다.Here, the material of the capacitor upper electrode mainly uses titanium nitride (TiN).
그러나 상기와 같은 종래 반도체 소자의 커패시터 제조방법은 다음과 같은 문제점이 있었다.However, the conventional method for manufacturing a capacitor of a semiconductor device has the following problems.
커패시터의 하부전극을 폴리실리콘으로 사용할 경우, 커패시터 유전막인 Ta2O5가 산화분위기에서 형성되므로 폴리실리콘이 산화되는 것을 피할 수가 없었다.When the lower electrode of the capacitor is used as polysilicon, the polysilicon is inevitably oxidized because Ta 2 O 5, which is a capacitor dielectric film, is formed in an oxidizing atmosphere.
이러한 폴리실리콘의 산화는 커패시터 유전막의 유전상수를 감소시키기 때문에 커패시턴스가 감소하게 되는 요인이 된다.Oxidation of such polysilicon reduces the dielectric constant of the capacitor dielectric film, which causes the capacitance to decrease.
따라서, 폴리실리콘의 산화를 방지하기 위해 커패시터 하부전극상에 실리콘 질화막을 형성하는 공정을 추가하여야 한다.Therefore, a step of forming a silicon nitride film on the lower electrode of the capacitor should be added to prevent the oxidation of the polysilicon.
하지만, 실리콘 질화막에 의해 커패시턴스가 감소하는 것은 방지할 수 있으나, 실리콘 질화막은 고온에서 형성되기 때문에 비트라인을 텅스텐(W)등과 같은 메탈을 사용할 경우, 상기 텅스텐은 저온에서 형성하여야 하는 특성으로 인해 실리콘 질화막을 형성할 수가 없는 많은 제약이 따른다.However, since the silicon nitride film is formed at a high temperature, when a metal such as tungsten (W) is used for the bit line, the tungsten needs to be formed at a low temperature, There are many restrictions that can not form a nitride film.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 커패시터 하부전극으로 사용되는 폴리실리콘의 표면에 금속 실리사이드층을 형성하여 커패시턴스의 감소를 방지하고 공정을 간소화하는데 적당한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the problems of the prior art described above, and it is an object of the present invention to provide a method of manufacturing a capacitor of a semiconductor device suitable for forming a metal silicide layer on the surface of polysilicon used as a lower electrode of a capacitor, The purpose of the method is to provide.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도1A to 1D are cross-sectional views for explaining a method of manufacturing a capacitor of a semiconductor device according to the related art
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention
도 3a 내지 3c는 본 발명의 커패시터 제조방법에 따른 커패시터 하부전극의 형상을 설명하기 위한 단면도3A to 3C are sectional views for explaining the shape of the lower electrode of the capacitor according to the method for manufacturing a capacitor of the present invention
도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
21 : 반도체 기판 22 : 게이트 절연막21: semiconductor substrate 22: gate insulating film
23 : 게이트 전극 24 : 소오스 또는 드레인 불순물 영역23: gate electrode 24: source or drain impurity region
25 : 절연층 26 : 노드 콘택25: insulating layer 26: node contact
27 : 플러그 28 : 폴리실리콘 패턴27: plug 28: polysilicon pattern
29 : 금속 실리사이드층 28a : 커패시터 하부전극29: metal silicide layer 28a: capacitor lower electrode
30 : 커패시터 유전막 31 : 커패시터 상부전극30: capacitor dielectric film 31: capacitor upper electrode
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조방법은 트랜지스터가 형성된 반도체 기판상에 절연층을 형성한 후, 패터닝하여 상기 트랜지스터의 소오스 또는 드레인 영역이 노출되도록 노드 콘택을 형성하는 공정과, 상기 노드 콘택내에 플러그를 형성하는 공정과, 상기 플러그 및 상기 플러그에 접하는 상기 절연층상에 폴리실리콘 패턴을 형성하는 공정과, 상기 폴리실리콘 패턴상에 내산화성 금속실리사이드층을 형성하여 상기 폴리실리콘 패턴과 상기 금속실리사이드층으로 이루어지는 커패시터 하부전극을 형성하는 공정과, 상기 커패시터 하부전극상에 커패시터 유전막을 형성하는 공정과, 상기 커패시터 유전막상에 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method comprising: forming an insulating layer on a semiconductor substrate on which a transistor is formed and patterning the same to form a node contact to expose a source or drain region of the transistor; Forming a plug in the node contact, forming a polysilicon pattern on the insulating layer in contact with the plug and the plug, forming an oxidation-resistant metal silicide layer on the polysilicon pattern, Forming a lower electrode of the capacitor including the metal silicide layer and the pattern; forming a capacitor dielectric film on the lower electrode of the capacitor; and forming a capacitor upper electrode on the capacitor dielectric film do.
이하, 본 발명에 따른 반도체 소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정단면도이다.2A to 2D are process cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(21)의 필드영역에 필드산화막(도시하지 않음)을 형성한다.As shown in FIG. 2A, a field oxide film (not shown) is formed in the field region of the semiconductor substrate 21 defined by the field region and the active region.
그리고 활성영역의 반도체 기판(21)상에 게이트 절연막(22)을 개재하여 게이트 전극(23)을 형성하고, 게이트 전극(23) 양측의 반도체 기판(21)내에 소오스 및 드레인 불순물 영역(24)을 형성하여 통상의 트랜지스터를 제조한다.The gate electrode 23 is formed on the semiconductor substrate 21 in the active region with the gate insulating film 22 interposed therebetween and the source and drain impurity regions 24 are formed in the semiconductor substrate 21 on both sides of the gate electrode 23. [ Thereby forming a normal transistor.
이후, 트랜지스터가 형성된 반도체 기판(21)상에 절연층(25)을 형성한다.Then, an insulating layer 25 is formed on the semiconductor substrate 21 on which the transistor is formed.
절연층(25)상에 포토레지스트(도시하지 않음)를 도포한 후, 노광 및 현상공정으로 패터닝하고, 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 절연층(25)을 제거하여 소오스 또는 드레인 불순물 영역(24)을 노출시켜 노드 콘택(26)을 형성한다.A photoresist (not shown) is coated on the insulating layer 25, and then patterned by an exposure and development process. The insulating layer 25 is removed by an etching process using the patterned photoresist as a mask to form a source or drain The impurity region 24 is exposed to form the node contact 26. [
이후, 도 2b에 도시한 바와 같이, 상기 노드 콘택(26)내에 폴리 실리콘으로 이루어지는 플러그(27)를 매립한다.Thereafter, as shown in FIG. 2B, a plug 27 made of polysilicon is embedded in the node contact 26. Next, as shown in FIG.
상기 플러그(27)는 상기 노드 콘택(26)을 포함한 절연층(25)상에 폴리실리콘을 증착한 후, 에치백 또는 CMP(Chemical Machenical Polishing)공정 등을 통해 노드 콘택(26)내에만 남기는 것에 의해 형성된다.The plug 27 is formed by depositing polysilicon on the insulating layer 25 including the node contact 26 and leaving it only in the node contact 26 through an etch-back or CMP (Chemical Macalical Polishing) .
도 2c에 도시한 바와 같이, 상기 플러그(27) 및 상기 플러그에 인접한 절연층(25)상에 남도록 폴리실리콘 패턴(28)을 형성한다.A polysilicon pattern 28 is formed so as to remain on the plug 27 and the insulating layer 25 adjacent to the plug, as shown in Fig. 2C.
이어서, 도 2d에 도시한 바와 같이, 상기 폴리실리콘 패턴(28)상에 금속 실리사이드층(29)을 형성한다.Then, as shown in Fig. 2D, a metal silicide layer 29 is formed on the polysilicon pattern 28. Then, as shown in Fig.
통상, 실리사이드 재료에서 첫 번째 요구되는 사항은 낮은 비저항을 가져야 한다는 것이다.In general, the first requirement of the silicide material is that it must have a low resistivity.
현재, 낮은 비저항을 갖는 재료로서는 CoSi2, TiSi2, NiSi2등이 가장 적합한 재료로 부각되고 있는데, 도 2d에 도시한 바와 같이, 상기 폴리실리콘 패턴(28)의 표면에 형성된 금속 실리사이드층(29)은 코발트 실리사이드(CoSi2)를 적용한다.At present, CoSi 2 , TiSi 2 , NiSi 2 and the like are highlighted as the most suitable material as a material having a low resistivity. As shown in FIG. 2D, a metal silicide layer 29 ) Applies cobalt silicide (CoSi 2 ).
여기서, 상기 코발트 실리사이드는 상기 폴리실리콘 패턴(28)을 포함한 절연층(25)상에 코발트(Co)를 CVD(Chemical Vapor Deposition)증착법 또는 스퍼터 증착법을 통해 증착한 후, 열처리를 수행하여 실리사이드화하면 상기 코발트(Co)가 실리콘(Si)과 반응하여 코발트 실리사이드가 된다.Here, the cobalt silicide may be formed by depositing cobalt (Co) on the insulating layer 25 including the polysilicon pattern 28 through a CVD (Chemical Vapor Deposition) deposition method or a sputter deposition method, The cobalt (Co) reacts with silicon (Si) to form cobalt suicide.
이후, 반응하지 않은 코발트를 에싱처리하면 상기 폴리실리콘 패턴(28)의 표면에만 코발트 실리사이드가 남는다.Thereafter, cobalt suicide remains only on the surface of the polysilicon pattern 28 when the unreacted cobalt is etched.
한편, 상기 CoSi2대신에 TiSi2, NiSi2도 적용 가능하다.In place of CoSi 2 , TiSi 2 and NiSi 2 are also applicable.
이와 같이, 폴리실리콘 패턴(28)상에 금속 실리사이드층(29)을 형성하므로써, 폴리실리콘 패턴(28)과 금속 실리사이드층(29)으로 이루어진 커패시터 하부전극(28a)을 형성한다.The capacitor lower electrode 28a made of the polysilicon pattern 28 and the metal silicide layer 29 is formed by forming the metal silicide layer 29 on the polysilicon pattern 28. [
이후, 상기 커패시터 하부전극(28a)상에 커패시터 유전막(30) 예컨데, Ta2O5를 증착한다.Then, a capacitor dielectric film 30, for example, Ta 2 O 5 is deposited on the capacitor lower electrode 28a.
여기서, 상기 폴리실리콘 패턴(28)상에 형성된 금속 실리사이드층(29)은 산화에 매우 강하므로 산화분위기에서 Ta2O5를 증착하더라도 폴리실리콘 패턴의 표면에 산화막이 형성되지 않는다.Here, since the metal silicide layer 29 formed on the polysilicon pattern 28 is very strong in oxidation, an oxide film is not formed on the surface of the polysilicon pattern even if Ta 2 O 5 is deposited in an oxidizing atmosphere.
이와 같이, 폴리실리콘 패턴(28)과 금속 실리사이드층(29)으로 이루어진 커패시터 하부전극(28a)상에 커패시터 유전막(30)을 형성한 후, 커패시터 상부전극(31)을 형성하면 본 발명에 따른 반도체 소자의 커패시터 제조공정이 완료된다.When the capacitor upper electrode 31 is formed after the capacitor dielectric film 30 is formed on the capacitor lower electrode 28a including the polysilicon pattern 28 and the metal silicide layer 29 as described above, The capacitor manufacturing process of the device is completed.
여기서, 본 발명의 실시예에서는 단순 박스(Box)형의 폴리실리콘 패턴(28)과 상기 폴리실리콘 패턴(28)상에 금속 실리사이드층(29)을 형성하여 커패시터 하부전극(28a)을 구현하였으나, 커패시턴스를 증가시키기 위해 상기 폴리실리콘 패턴(28)이 실린더(cylinder)형상(도 3a 참조), 스택(Stack)형상(도 3b 참조)을 갖는 구조에도 금속 실리사이드를 이용한 커패시터 하부전극을 형성하는 것이 가능하다.Here, in the embodiment of the present invention, the capacitor lower electrode 28a is implemented by forming the simple box-type polysilicon pattern 28 and the metal silicide layer 29 on the polysilicon pattern 28, It is possible to form a capacitor lower electrode using a metal silicide even in a structure in which the polysilicon pattern 28 has a cylinder shape (see FIG. 3A) and a stack shape (see FIG. 3B) Do.
또한, HSG(HemiSpherical Grain)구조(도 3c 참조)의 커패시터 하부전극에도 적용할 수 있다.The present invention is also applicable to a capacitor lower electrode of a HSG (Hemispherical Grain) structure (see FIG. 3C).
이상에서 상술한 바와 같이, 본 발명에 따른 반도체 소자의 커패시터 제조방법은 다음과 같은 효과가 있다.As described above, the method for manufacturing a capacitor of a semiconductor device according to the present invention has the following effects.
커패시터 유전막인 TaO를 산화분위기에서 증착하더라도 폴리실리콘 패턴상에는 내산화성의 금속 실리사이드층이 형성되어 있으므로 산소와 폴리실리콘의 반응에 의한 산화막이 생기는 것을 방지할 수 있다.Even if TaO, which is a capacitor dielectric film, is deposited in an oxidizing atmosphere, since the metal silicide layer having oxidation resistance is formed on the polysilicon pattern, it is possible to prevent an oxide film from being formed due to the reaction between oxygen and polysilicon.
따라서, 커패시터 유전막의 유전상수가 감소되지 않아 커패시턴스의 감소를 방지한다.Thus, the dielectric constant of the capacitor dielectric film is not reduced, preventing a decrease in capacitance.
또한, 실리콘 질화막을 형성하는 공정을 생략하므로 공정온도에 따른 제약을 받지 않아 공정이 용이하다.In addition, since the step of forming the silicon nitride film is omitted, the process is not restricted by the process temperature.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980052602A KR100277847B1 (en) | 1998-12-02 | 1998-12-02 | Method of manufacturing capacitor of semiconductor device _ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980052602A KR100277847B1 (en) | 1998-12-02 | 1998-12-02 | Method of manufacturing capacitor of semiconductor device _ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000037824A KR20000037824A (en) | 2000-07-05 |
| KR100277847B1 true KR100277847B1 (en) | 2001-04-02 |
Family
ID=19561026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980052602A KR100277847B1 (en) | 1998-12-02 | 1998-12-02 | Method of manufacturing capacitor of semiconductor device _ |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100277847B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030016531A (en) * | 2001-08-21 | 2003-03-03 | 주식회사 하이닉스반도체 | a method for manufacturing of capacitor in semiconductor device |
-
1998
- 1998-12-02 KR KR1019980052602A patent/KR100277847B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000037824A (en) | 2000-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5057447A (en) | Silicide/metal floating gate process | |
| KR100295258B1 (en) | Semiconductor integrated circuit device having a capacitor structure with increased capacitance and a method of manufacturing the same | |
| US6759720B2 (en) | Semiconductor device with transfer gate having gate insulating film and gate electrode layer | |
| US7187047B2 (en) | Method and structure for reducing resistance of a semiconductor device feature | |
| US20070259494A1 (en) | Methods for Forming Resistors Including Multiple Layers for Integrated Circuit Devices | |
| US5918118A (en) | Dual deposition methods for forming contact metallizations, capacitors, and memory devices | |
| US6586145B2 (en) | Method of fabricating semiconductor device and semiconductor device | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| US6333233B1 (en) | Semiconductor device with self-aligned contact and its manufacture | |
| JP2001217403A (en) | Semiconductor integrated circuit device and manufacturing method therefor | |
| JP2585140B2 (en) | Wiring contact structure of semiconductor device | |
| US7141469B2 (en) | Method of forming poly insulator poly capacitors by using a self-aligned salicide process | |
| KR0151385B1 (en) | Semiconductor memory device and its manufacturing method | |
| US20080251824A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US6265262B1 (en) | Semiconductor device and method of fabricating the same | |
| US6174762B1 (en) | Salicide device with borderless contact | |
| US5946568A (en) | Self aligned method of fabricating a DRAM with improved capacitance | |
| US6184075B1 (en) | Method of fabricating interconnect lines and plate electrodes of a storage capacitor in a semiconductor device | |
| US20030042517A1 (en) | Field-effect transistor having a contact to one of its doping regions, and method for fabricating the transistor | |
| KR100277847B1 (en) | Method of manufacturing capacitor of semiconductor device _ | |
| US6207579B1 (en) | Method of fabricating self-aligned node | |
| US6297137B1 (en) | Method for forming gate electrode in semiconductor device capable of preventing distortion of oxidation profile thereof | |
| JPH08321591A (en) | Semiconductor device and fabrication thereof | |
| US20070269979A1 (en) | Method of forming a pattern and method of manufacturing a semiconductor device using the same | |
| JP2001053246A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081006 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |