KR100274776B1

KR100274776B1 - 전류전달회로 및 이를 사용한 전류전압변환회로

Info

Publication number: KR100274776B1
Application number: KR1019970017454A
Authority: KR
Inventors: 다찌오 유아사
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시키가이샤
Priority date: 1996-05-17
Filing date: 1997-05-07
Publication date: 2001-01-15
Also published as: KR970077963A; FR2749951B1; JPH09307370A; FR2749951A1; JP3828200B2; TW338127B; US5982206A

Abstract

본 발명은 전자기기 일반에 사용되는 전자회로의 일부를 구성하는 전류전달회로에 관하고, 용이하게 소망의 전류전달비가 얻어지며, 회로형성면적의 축소화를 도모하고, 또 전류치설정의 자유도를 증대시킴으로써 회로의 소전력화를 도모하는 목적으로 한다. 본원발명은 입력단 32를 게이트가 드레인에 접속된 N채널형 MOSFET의 트랜지스터 M11로 구성하고, 출력측 33을 2개의 N채널형 MOSFET의 트랜지스터 M12, M13이 직렬로 접속되고, 각 트랜지스터 M12, M13의 게이트가 트랜지스터 M11의 게이트에 접속되어서 구성된다. 이 경우, 모든 트랜지스터 M11~M13의 적어도 게이트 길이 L₁이 동일하게 형성되어 구성된다.

Description

전류전달회로 및 이를 사용한 전류전압변환회로

본 발명은 전자기기에 일반적으로 사용되는 전자회로의 일부를 구성하는 전류전달회로에 관한 것이다.

근년, 전자기기의 소형화, 소전력화에 대응하여 사용되는 집적회로(IC : Integrated Circuit)중, 특히 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 프로세스로서 제조되는 IC가 보급되고 있다. 그래서, 전자기기 일반에 사용되는 전자회로가 트랜지스터로서 구성되는 것 중, 전류전달회로 또는 커런트미러회로라고 호칭되는 전류입력에 대하여 특정한 전달함수에 의하여 결정되는 전류출력을 얻는 것이다. 집적회로는 내부의 구성소자 특성의 절대정밀도가 작고, 그에 비하여 소자특성의 상대정밀도를 높게 제조할 수 있는 특징이 있고, 커런트미러회로등의 전류전달회로에 있어서도 이 범위에서 회로형성면적의 축소화, 회로의 소전력화가 요구되고 있다.

제7도에, 종래의 전류전달회로의 회로도를 도시한다. 제7도는 전류전달회로 11의 기본회로를 나타낸 것으로서, 제1의 전원계 12에, 예를들면 N채널형 MOSFET의 트랜지스터 M1의 드레인이 접속되어서, 소스가 제2의 전원계의 접지(GND)에 접속되고, 게이트가 자기의 드레인에 접속된다. 이 트랜지스터 M1은 게이트폭 W₁와 게이트길이 L₁의 비(W₁/L₁)로 특정된다.

한편, N채널형 MOSFET의 트랜지스터 M2의 드레인이 제3의 전원계 13에 접속되고, 소스가 GND에 접속된다. 또, 게이트는 트랜지스터 M1의 게이트에 접속된다. 이 트랜지스터 M2는 게이트폭 W₁과 게이트길이 nL₁의 비(W₁/nL₁)로 특정된다.

그리고, 상기 전류전달회로 11에 있어서, 입력측의 트랜지스터 M1에 드레인전류 I₁를 흘렸을 때에, 출력측의 트랜지스터 M2의 드레인에 전압을 인가하여 흐르는 전류 I₂가 출력전류로 된다.

여기서, 제8도에, 제7도의 트랜지스터의 집적회로에서의 형성평면도를 나타낸다. 제8(a)도는 트랜지스터 M1를 나타내고 있고, 제8(b)도는 트랜지스터 M2를 나타내고 있다. 제8(a), (b)도에 트랜지스터 M1, M2는 웨이퍼상에 드레인(D)영역과, 게이트(G)영역과, 소스(S)영역이 평면상에서 소정간격으로 형성된 것으로서, 트랜지스터 M1의 게이트길이를 L₁, 게이트폭을 W₁로 하고, 트랜지스터 M2의 게이트길이를 L₂(=nL₁), 게이트폭을 W₂(예를들면 W₁=W₂)로서 형성된다. 이 경우의 트랜지스터 M1, M2의 게이트길이와 게이트폭으로서 전류전달의 비율이 변화한다.

즉, 상기 전류전달회로의 전류전달비율 R1은

R1 =(트랜지스터 M2의 게이트폭/트랜지스터 M2의 게이트길이)

× (트랜지스터 M1의 게이트길이/트랜지스터 M1의 게이트폭) ····· (1)

로서 표시된다. 따라서, 각 게이트폭, 게이트길이를 표시하면,

R1 = (W₁/nL₁) · (L₁/W₁) = 1/n

으로 된다. 예를들면, I₁: I₂= 1 : 2로 하는 경우에는 게이트폭을 동일하게 하여 트랜지스터 M2의 게이트길이를(1/2)L₁로 한다.

그런데, 트랜지스터 M1, M2를 형성하는 경우에는 회로형성면적을 작게할 필요가 있어 게이트길이는 제조능력의 최소치부근의 예를들면 1㎛이하로 형성된다.

다음에, 제9도에 종래의 전류전달회로를 사용한 전류전압변환회로의 회로도를 도시한다. 제9도에 도시한 전류변환회로 21은 전류전달회로 22와 전압변환회로 23으로서 구성된다. 전류전달회로 22는 P채널형 MOSFET의 트랜지스터 M3의 소스(S)가 제1의 전원계 24에 접속되고, 드레인(D)이 전류원 25를 통하여 제2의 전원계 GND에 접지된다. 또 P채널형 MOSFET의 트랜지스터 M4의 소스(S)가 제1의 전원계 24에 접속되고, 드레인(D)이 전류원 26을 통하여 제2의 전원계 GND에 접지된다. 그리고, 각 트랜지스터 M3, M4의 게이트(G)끼리가 접속됨과 동시에 트랜지스터 M3의 드레인(D)에 접속된다.

한편, 전압변환회로 23은 P채널형 MOSFET의 트랜지스터 M5의 소스(S)가 제1의 전원계 24에 접속되고 드레인(D)이 전류원 27을 통하여 제2의 전원계 GND에 접지된다. 그리고, 트랜지스터 M5의 게이트가 트레지스터 M4의 드레인(D)에 접속된다. 또, 트랜지스터 M5의 드레인(D)에서 출력전압 V₀을 얻는 것이다.

이 경우, 트랜지스터 M3, M4는 게이트 폭 W₁과 게이트 길이 nL₁을 동일하게 하고 트랜지스터 M5의 게이트 폭 W₁과 게이트 길이 L₁로 하는 것으로서 전류원 25, 26에 흐르는 전류 I₃, I₄는 동일(I₃= I₄)하게 하고 있다. 그리하여, 전류원 25, 26에 의해 트랜지스터 M3, M4에 입력하는 전류 I₃(I₄)를 임의로 미소변화 시키면 트랜지스터 M4의 드레인 전압이 변화하고 이 변화가 트랜지스터 M5의 게이트에 인가되면 그 트랜지스터 M5의 드레인(D)에 의하여 전압진폭 V₀가 얻어지게 되는 것이다.

더우기, 각 접속점의 전압이 거의 전원의 전위에 근접하여 전압의 진폭이 취할수 없게 되는것을 피하기 위하여 각 전류경로에 흐르는 전류치의 비율을 동등하게 할 필요가 있다.

(트랜지스터 M3의 게이트 폭 / 트랜지스터 M3의 게이트 길이) :

(트랜지스터 M5의 게이트 폭 / 트랜지스터 M5의 게이트 길이) :

= I₃: I₅··· (2)

의 관계가 성립하도록 각 트랜지스터 M3 ∼ M5의 게이트 폭, 게이트 길이를 설정할 필요가 있다.

여기서, 제10도에 제9도의 전압변환의 원리설명도를 도시한다. 제10(a)도는 일반적으로 MOSFET의 트랜지스터 M0을 사용한 증폭회로를 나타낸 것으로서 트랜지스터 M0의 드레인에 저항 R이 접속되어 게이트에 입력전압 V_in이 인가 되었을 때에 흐르는 드레인 전류 I_D는, I_D= g_mV_in(g_m은 트랜지스터 M0의 콘덕턴스)로서 표시되고 드레인전류 I_D가 저항 R에서 전압으로 얻어진다. 이 때의 출력전압 V_out은 V_out= I_D· R = g_m· V_in· R로서 얻어지고, 증폭율은 V_out/ V_in= g_m· R로서 표시된다. IC내에서는 소자형성면적이 커지므로 저항을 너무 크게 할 수 없다.

그리하여, 제10(b)도에 도시한 바와 같이 저항으로 바꾸어서 전류원 28을 설치하여 그 내부저항 R_ds에서 상술한 바와 마찬가지로 출력전압 V_out을 얻게되어 증폭율을 V_out/ V_in= g_m· R_ds로서 얻게된다. 트랜지스터에 의한 전류원을 사용하는 것은 내부저항 R_ds를 비교적 큰 값으로 구성 할 수 있으므로 증폭율을 크게 할 수가 있다.

따라서, 제9도에 대하여 설명하면, 전류원 25, 26을 미소하게 변화시킴으로써 트랜지스터 M5의 게이트전압 V_GS가 변화하고 이에 의하여 트랜지스터 M5의 드레인전류와 전류원 27의 내부저항에 의한 증폭율을 크게 취하고, 출력전압 V₀의 변화로써 증폭을 행하는 것이다.

그러나, 상술한 전류전달회로 11과 전류전압변환회로 21에서는 상술한 MOSFET의 트랜지스터 M1∼M5에 있어서 게이트길이가 변화하면 쇼트채널효과에 의하여 스레쉬홀드전압(한계치전압)이 변화하여 상기 (1), (2)가 성립하지 않게 된다. 즉, 웨이퍼상에 패턴을 형성할 때의 베이킹과정에서 기계적 정밀도에 의하여 게이트길이나 게이트폭에 편차가 생기게 된다. 지금, 게이트길이에 착안하여 이 편차분을 Δ로 하면 전류전달비율이 제7도의 전류전달회로 11에서는,

(트랜지스터 M1의 게이트길이) / (트랜지스터 M2의 게이트길이)

= (L₁+ Δ ) / (n L₁+ Δ ) ≠ (1 / n) ‥‥ (3)

으로 된다. 또, 제9도의 전류전압변환회로 21에서는,

(트랜지스터 M3의 게이트길이) / (트랜지스터 M5의 게이트길이)

= (n L₁+ Δ ) / (L₁+ Δ ) ≠ n ‥‥(4)

로 된다.

따라서, 패턴형성시의 게이트길이의 편차에 의해 소망의 전류전달비를 얻는 것이 극히 곤란하다는 문제가 있다.

또, 패턴형성시의 게이트길이의 어긋남의 영향을 적게 하는데는 길이를 길게하거나 또는 게이트길이를 동일하게 하여 게이트폭을 변화시켜서 전류전달비를 얻게되면 좋으나 길이를 길게하거나 또는 게이트폭을 크게 하는 것은 게이트영역의 면적확대를 수반하여 회로형성면적의 축소화를 도모 할 수 없는 문제가 있다.

그리하여, 본 발명은 상기과제에 비추어 된 것으로서, 용이하게 소망의 전류전달비를 얻으면서 회로형성 면적의 축소화를 도모하고 또 전류치설정의 자유도를 증대함으로써 회로의 소전력화를 도모하는 전류전달회로 및 전류전압변환회로를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위하여 청구항 1에서는 트랜지스터로 구성된 입력측에 흐르는 전류에 대하여 트랜지스터로 구성되는 출력측에 소정비율의 전류가 흐르는 전류전달회로에 있어서, 상기 입력측과 출력측의 적어도 어느 한쪽이 복수의 트랜지스터로 구성되고 상기 입력측과 출력측의 모든 그 트랜지스터는 동일한 길이를 갖는 전류전달회로가 구성된다.

청구항 2에서는, 청구항 1에 있어서 상기 트랜지스터는 상기 소정비율에 따른 수를 가진다.

청구항 3에서는, 청구항 1 또는 2에 있어서 상기 입력측의 모든 트랜지스터는 동일한 게이트폭을 갖는다.

청구항 4에서는, 청구항 1 또는 2에 있어서 상기 출력측의 모든 트랜지스터는 동일한 게이트폭을 갖는다.

청구항 5에서는, 청구항 1 또는 2에 있어서 상기 입력측과 출력측을 구성하는 모든 트랜지스터는 동일한 게이트폭을 갖는다.

청구항 6에서는, 청구항 3 또는 4에 있어서 입력측의 트랜지스터의 게이트폭과 출력측의 트랜지스터의 게이트폭과는 상기 소정비율에 따라 다르다.

청구항 7에서는 청구항 1∼6의 어느 한항에 기재된 전류전달회로와 당해 전류전달회로의 출력측에 흐르는 전류에 따른 전압을 발생시키는 소정수의 트랜지스터로서 구성되는 것으로서 당해 모든 상기 트랜지스터의 게이트의 길이와 동일하게 형성된 변환회로를 가지고 전류전압변환회로가 구성된다.

청구항 8에서는, 청구항 7 기재의 변환회로를 구성하는 모든 트랜지스터는 동일한 게이트폭을 갖는다.

청구항 9에서는, 청구항 7 또는 8 기재의 변환회로의 모든 트랜지스터의 게이트폭과 상기 전류전달회로의 입력측 또는 출력측의 적어도 한쪽을 구성하는 트랜지스터의 게이트폭과는 동일하다.

청구항 10에서는, 청구항 7 또는 8 기재의 변환회로의 모든 트랜지스터의 게이트폭은 상기 전류전달회로의 입력측과 출력측을 구성하는 트랜지스터의 게이트폭과는 다르다.

상술한 바와 같이 청구항 1 또는 2의 발명에서는 각 트랜지스터로서 구성되는 입력측과 출력측의 적어도 한쪽의 트랜지스터의 개수가 소정비율로서 설정되고 입력측과 출력측의 모든 트랜지스터의 게이트길이를 동일하게 한다. 이에 의하여 트랜지스터 형성시의 게이트길이의 편차의 전류전달비율에의 영향이 회피되어서 용이하게 정확한 전류전달비를 얻게되고 이에 의한 게이트 면적최소형성이 가능케 되어 회로형성면적의 축소화가 행해지고 또 전류치설정의 자유도가 증대함으로서 회로의 소전력화의 도모가 가능케 된다.

청구항 3 내지 6의 발명에서는 입력측과 출력측의 각각으로서 구성하는 트랜지스터의 게이트폭이 동일하고, 소정비율에 따라 입력측과 출력측과의 각 트랜지스터의 게이트폭을 동일하게 하거나, 또는 다르게 하여 형성된다. 이에 의하여 각 트랜지스터의 게이트길이에 관계없이 게이트폭과 트랜지스터개수(실질적인 게이트길이의 변화)에서 소망의 전류전달비를 얻어 전류치설정의 자유도를 향상시키는 것이 가능케 된다.

청구항 7 또는 8의 발명에서는 전류전달회로의 출력측의 전류에 따른 전압을 발생시키는 변환회로가 설치되고 그 변환회로를 구성하는 모든 트랜지스터의 게이트길이를 동일하게 하고 또한 전류전달회로를 구성하는 모든 트랜지스터의 게이트길이와 동일하게 한다. 이에 의하여 전류전달비에 따른 트랜지스터의 면적이나 흐르는 전류치설정의 자유도가 향상되고 이에 의한 전류원의 전류를 감소 시키거나 회로면적의 축소화가 도모되어 회로의 소형화, 소전력화의 도모가 가능케 된다.

청구항 9 또는 10의 발명에서는 변환회로를 구성하는 모든 트랜지스터의 게이트폭은 전류전달회로의 입력측, 출력측의 한쪽 또는 양쪽의 모든 트랜지스터의 게이트폭과는 동일하거나 다르다. 이에 의하여 전류전달회로나 변환회로에 흐르는 전류치설정의 자유도가 향상되고 나아가서는 회로형성면적의 축소화, 회로의 소전력화를 도모하는 것이 가능케 된다.

제1도는 본 발명의 제1실시예의 회로구성도.

제2도는 제1도의 원리를 설명하기 위한 회로도.

제3도는 제1도의 트랜지스터의 형성면적을 검증하기 위한 설명도.

제4도는 제1실시예의 다른 실시예의 회로구성도.

제5도는 본 발명의 제2실시예의 회로도.

제6도는 제2실시예의 다른 실시예의 회로구성도.

제7도는 종래의 전류전달회로의 회로도.

제8도는 제7도의 트랜지스터의 집적회로에서의 형성평면도.

제9도는 종래의 전류전달회로를 사용한 전류전압변환회로의 회로도.

제10도는 제9도의 전압변환의 원리설명도.

제1도에, 본 발명의 제1 실시예의 회로구성도를 도시한다. 제1(a)도는 전류전달회로 31의 회로도, 제1(b)도는 제1(a)도의 전류전달회로 31의 등가회로의 회로도이다.

제1(a)도에 도시한 전류전달회로 31은 입력측 32와 출력측 33으로 구성된다. 입력측 32는 N채널형 MOSFET의 트랜지스터 M11의 드레인(D)이 제 1의 전원계(V_DD)34에 접속되어 소스(S1)가 제2의 전류원으로서의 접지 GND에 접지된다. 이 트랜지스터 M11의 게이트(G)는 자기의 드레인(D)에 접속된다.

한편, 출력측 33은 N채널형 MOSFET의 트랜지스터 M12의 드레인(D)은 제3의 전류원 35에 접속되고 소스(S)는 N채널형의 트랜지스터 M13의 드레인(D)에 접속된다. 트랜지스터 M13의 소스(S)는 GND에 접지된다. 트랜지스터 M12, M13의 각 게이트(G)는 공통으로 접속됨과 동시에 트랜지스터 M11의 게이트(G)에 접속된다.

이 경우 트랜지스터 M11∼M13을 형성하는 각 게이트(G)는 게이트폭 W₁과 게이트길이 L₁으로 형성된다(제8(a)도 참조, 이하 마찬가지이다).

이때, 출력측 33은 제1(b)에 도시한 바와 같이 게이트폭 W₁, 게이트길이 2L₁의 하나의 트랜지스터로서 등가적으로 나타낼 수가 있다.

그리하여, 상기 전류전달회로 31의 전류전달비율 R2는 상술한 (1)식에 적용하면,

R2 = ｛트랜지스터 M12(M13)의 게이트폭 / (트랜지스터 M12의 게이트

길이 + 트랜지스터 M13의 게이트길이)｝· (트랜지스터 M11

의 게이트길이 / 트랜지스터 M11의 게이트폭)

= ｛W₁/ (L₁+ L₁)｝· (L₁/W₁) = 1 / 2 · · · (5)

로 된다.

그런데, 상술과 같이 IC화 하는 경우 웨이퍼상에 MOSFET의 형성에 대하여 게이트길이가 1㎛정도, 게이트폭을 수㎛로 형성할때에 제조정밀도가 게이트길이를 정확히 하도록 조절되는 것이 일반적이고 게이트길이의 제조편차에 비하여 게이트폭의 개개의 제조편차는 극히 적고 무시할 수 있을 것이다.

따라서 상술과 같이 게이트길이를 모든 트랜지스터 M11∼M13에서 동일하게 하는 것은 전류전달비율을 설정하는 경우에 게이트길이의 제조편차가 상쇄되고, 등가적으로 게이트길이를 변화시키는 것과 마찬가지로 소망의 전류전달비율을 정확히 얻을 수 있다. 이는 구성되는 트랜지스터의 면적이나 흐르는 전류치의 설정에 있어서 자유도를 향상시킬 수가 있는 것이다.

여기서, 제2도에, 제1도의 원리설명도를 도시한다. 제2(a)도는 단일의 MOSFET의 동작설명을 위한 것으로서 제2(b)도는 MOSFET를 직렬접속한 경우의 특성을 설명하기 위한 것이다. 제2(a)도의 MOSFET의 트랜지스터 MF0의 드레인전류 I_D는 비포화영역(V_GS- V_{th ＞}V_DS: V_th는 스레쉬홀드전압)과 포화영역(V_GS- V_th

V_DS)에서 다르다. 즉, 비포화영역에서는,

로 되고 포화영역에서는,

로 된다.

여기서, W는 게이트폭, L은 게이트길이, β₀= μ(ε_OX/ t_OX) 이고, μ는 캐리어의 이동도, ε_OX는 게이트산화막의 유전율, t_OX는 게이트산화막 두께, λ는 채널길이 변조효과계수이다.

통상은, (1 + λV_DS) ≒ 1과 근사 할 수 있으므로 포화영역에서는

로 간주 할 수가 있다.

상술과 같은 MOSFET의 트랜지스터를 제2(b)도에 도시한 바와같이 n개 직렬로 접속한 경우 일반적인 동작전압범위에서 (V_GS- V_th)

V_DS로 설정하고자 할 때에는 트랜지스터 MF1 만이 포화영역에서, 다른 트랜지스터 MF2∼MFn은 비포화영역에서 각각 동작한다.

지금, j번째 트랜지스터 MFj (2≤j≤n)에 있어서, (6)식으로서 드레인전류 I_Dj는

로 된다. 따라서, 전 드레인전류 I_D는,

로 된다. 이로써,

로 된다.

또, MF1은 (7)식으로서,

로 되고, 이 (12)식에 (11)식을 대입하면,

로 된다. 그리하여, (1+λV_DS) ≒ 1로 근사하게 됨으로써, 드레인전류 I_D는

로 된다.

즉, (14)식에서, 제2(b)도의 트랜지스터 MF1∼MFn은 전체로 게이트길이 nL, 게이트폭 W의 포화영역에서 동작하는 1개의 트랜지스터로 간주할 수 있는 것으로서, 제1(a)도를 제1(b)도로 간주할 수가 있는 것이다.

그리하여, 제1(b)도를 사용하여 전류전달의 동작을 설명한다. 여기서는 출력측의 트랜지스터(M12, M13)의 게이트폭을 W₂(=W₁), 게이트길이를 L₂(=2L₁)로서 설명한다. 지금, 트랜지스터 M11∼M13은 인헨스먼즈형의 MOSFET(스레쉬홀드전압 V_th＞0)을 사용하는 것으로서, 트랜지스터 M11의 드레인(D)에 입력전압 I_D1을 흘리면 트랜지스터 M12의 드레인(D)에 출력전류 I_D2가 흐르는 것이다. 트랜지스터 M11에 대해서는 V_DS= V_GS이므로 포화영역에서 동작하고 있다. 트랜지스터 M12에 대해서도 전류원으로서의 동작을 하기 위하여 포화영역 V_DS

V_GS-V_th로서 설계되어 있는 것으로 하고, 포화영역에서 동작하는 것으로 한다.

따라서, 상기 (7)식으로서, 트랜지스터 M11의 드레인전류 I_D1은,

로 되고, 트랜지스터 M12의 드레인전류 I_D2는,

로 된다. 상술과 같이, (1+λV_DS)는 1에 근사적으로 됨으로써, (15), (16)

식에서의 V_GS는,

로 된다.

이로써, 제1(a)도에 도시한 바와 같이 구성하는 모든 트랜지스터 M11∼M13의 게이트길이가 동등함으로써, 제조프로세스에 있어서 제조되는 (17)식의 β₁과 β₂및 V_th1은 동등하게 됨으로써, (17)식은,

로 되고, 따라서,

로 되는 것이다. 그와 관련하여, 종전의 트랜지스터의 게이트길이가 다름으로서, 스레쉬홀드전압 V_th에 편차가 생기면, (17)식으로서 (18)식을 얻지못하고, 전류전달의 비율이 달라지게 되는 것이다.

여기서, 제3도에, 제1도의 트랜지스터의 형성면적을 검증하기 위한 설명도를 도시한다. 제3(a)도는 게이트길이를 동일하게 하여 게이트폭으로 전달비율을 설정하는 종전의 회로열이고, 제3(b)도는 제1(b)도에 상당하는 본 발명의 회로열을 도시한 것이다. 더우기, 제3(a)도, (b)도는 전류전달회로가 실제적으로 사용되는 1입력 다(n개)출력의 경우를 사용한 것으로서 (출력측의 전원계는 제2의 전원계 GND외에, 제3의 전원계 35에서 제33+n의 전원계 33+n(n

3)가 사용됨), 스레쉬홀드전압의 변동을 회피하기 위하여 제3(a)도에서는 모든 트랜지스터 MFT1∼MFTn의 게이트길이를 L로 동등하게 하여 출력측만의 게이트폭을 W₂(입력측은 W₁)로 동등하게 하고, 제3(b)도는 모든 트랜지스터 MFT01∼MFT0n의 게이트폭을 W로 동등하게 하여 출력측만의 게이트길이를 L₂(입력측은 L₁)로 동등하게 한 것이다.

따라서, 제3(a)도의 회로에서의 모든 트랜지스터 MFT1∼MFTn의 총면적 S₁은,

로 되고, 제3(b)도의 회로에서의 모든 트랜지스터 MFT01~MFT0n의 총

면적 S₂는,

로 된다.

그래서, 제조프로세스에서 최소로 형성할 수 있는 최소게이트폭을 W로 하고, 최소게이트길이를 L로 하여, I₂/I₁= m의 경우를 고려한다.

제3(a)도의 경우에, 최소의 회로면적(게이트면적)을 얻는데는, W₁=W, W₂=mW이어야 하고, 이때의 게이트 총면적 S1은,

로 된다. 또, 제3(b)도의 경우에, 최소의 회로면적(게이트면적)을 얻는데는 L₁= mL, L₂= L이어야 하고, 이때의 게이트 총면적 S₂는,

로 된다.

따라서, 제3(b)도의 회로면적이 제3(a)도에서 작게 되는데는, (S₁/S₂))＞1로 되면 좋다. 즉,

으로 되는데는, (23)식을 (1/n) +(m/n)(n-1)＞1 로 하고, 이때에 m

n

2를 만족하면 좋다.

그런데, 제3(a)도는 전류전달비는 게이트길이(L)가 일정할 때에 게이트폭(W₂)으로 설정한 단일의 트랜지스터 MFT2(MFT3∼MFTn는 각 출력열로 단일하게 구성)의 출력측을 구성한 것으로서, 종전의 방법으로서 다출력으로 한 것에 상당한다. 한편, 제3(b)도는 제1(b)도의 방법에 의하여 다출력으로서 표시한 것으로서, 실제로는 제1(a)도를 다출력으로 한것으로서의 등가회로이다. 환언하면, 제3(a)도, (b)도의 입력측을 단일의 트랜지스터로 구성한 경우에 있어서, 제3(a)도는 전단 모두 단일의 트랜지스터구성이고, 제3(b)도는 입력단에 있어서는 복수의 트랜지스터구성이다.

따라서, 상술과 같이 소정 조건하에서는 제3(a)도 보다 제3(b)도에서 게이트면적을 작게 할 수 있고, 회로의 소형화를 도모할 수 있는 것이다. 더우기, 트랜지스터를 직렬접속한 경우, 중간에 개재되는 드레인(D)과 소스(S)는 게이트사이를 미소간격으로 함으로써 생략할 수 있는 것으로서, 전체의 면적은 단일의 등가게이트길이를 갖는 트랜지스터의 게이트면적의 총합에 거의 동등하게 되는 것이다.

다음에, 제4도에, 제1실시예의 다른 실시예의 회로구성도를 도시한다. 제4(a)도에 도시한 전류전달회로 31은 회로구성이 제1(a)도와 마찬가지이나, 출력측 33을 구성하는 트랜지스터 M12, M13의 게이트폭 W₂을, 입력측 32를 구성하는 트랜지스터 M11의 게이트폭 W₁과 달리하여 형성한 것이다. 더우기, 모든 트랜지스터 M11∼M13의 게이트길이 L₁은 동일하다.

제4(a)도에 도시한 전류전달회로 31에서의 전류전달비율 R3은 상술과 같이 각 트랜지스터 M11∼M13의 게이트폭 W₁, W₂가정확히 형성되어 있는 것으로 간주할 수 있음으로써, (5)식으로부터 이하의 식으로 표현된다.

R3 ={트랜지스터 M12(M13)의 게이트폭/(트랜지스터 M12의

게이트길이+트랜지스터 M13의 게이트길이)}·(트랜지스터

M11의 게이트길이/트랜지스터 M11의 게이트폭)

= W₂/ (2·W₁)

여기서, 일례로서, 입력측 32와 출력측 33을 흐르는 드레인전류의 비를 mI_D: (I_D/n)(n은 출력측의 직렬접속의 트랜지스터의 개수)로 하였을 때, 입력측 32의 트랜지스터(Ml11)의 게이트폭을 mW, 게이트길이를 L로 하였을 때에, 출력측(33)의 트랜지스터의 등가적(복수의 트랜지스터를 단일의 트랜지스터로 간주하였을 때)인 게이트폭이 W, 게이트길이가 nL로 되어, 게이트 총면적 S₂는, S₂= (m+n)WL 로 된다.

한편, 제7도에 도시한 종전의 회로에 의하여, 게이트길이를 동일하게 한 경우의 동작을 고려하면, 상기 전류비(여기서는 mnI_D: I_D= mI_D: (I_D/n) 로 함)의 경우에서의 입력측의 트랜지스터의 게이트를 mnW, 게이트길이를 L로 하였을 때에, 출력측의 트랜지스터의 게이트폭이 W, 게이트길이가 L로 되어, 게이트면적 S₁은 S₁= (mn+1)WL 로 된다.

따라서, (S₁/S₂)＞1 이 되도록 m, n을 설정함으로써 제4(a)도에서의 회로의 게이트형성면적을 제7도의 종전의 회로보다 축소시킬 수 있다. 즉, n

2 인 점에서, m＞1 로 함으로써 본 발명의 경우가 게이트형성면적 S₂를 작게 할수 있는 것이다.

더우기, 제4(a)도에 도시한 전류전달회로 31(제1도도 마찬가지)에서는, 입력측 32를 단일의 트랜지스터 M11로 구성하고, 출력측 33을 복수의 트랜지스터 M12, M13으로 구성한 경우를 도시한 것이나. 입력측 32를 복수의 트랜지스터로 구성하고, 출력측 33을 단일의 트랜지스터로 구성하여도, 이들의 게이트길이를 동일하게 형성함으로써 동일한 효과를 얻을 수가 있는 것이다.

계속하여, 제4(b)도에 도시한 전류전달회로 31은 입력측 32가 제1의 전원계 34와 제2의 전원계 GND사이에서 복수의 트랜지스터(N채널형 MOSFET) M21, M22가 직렬로 접속되어, 각 트랜지스터 M21, M22의 게이트(G)가 트랜지스터 M21의 드레인(D)에 접속된 것으로서, 모두 게이트폭이 W₁, 게이트길이 L₁이 동일하게 형성되는 것이다.

또, 출력측 33에서는, 제3의 전원계 35와 제2의 전원계 GND사이에서, 복수의 트랜지스터(N채널형 MOSFET) M23∼M25가 직렬로 접속된 단과, 복수의 트랜지스터(N채널형 MOSFET) M26∼M28이 직렬로 접속된 단으로 구성된다. 또, 각 트랜지스터 M23∼M28의 게이트(G)는 입력측 32의 트랜지스터 M21, M22의 게이트(G)에 접속된 것이다. 이 경우, 출력측 33을 구성하는 각 트랜지스터 M23∼M28의 게이트폭 W₂및 게이트길이 L₁이 동일하게 형성된 것이다.

따라서, 전류전달회로 31을 구성하는 모든 트랜지스터 M21∼M28의 게이트길이 L₁은 동일하나 게이트폭은 입력측 32와 출력측 33의 각 측에서 동일하고 입력측 32에 대하여 출력측 33에서 다르게 하여 형성한 것이다.

이 제4(b)도에 도시한 전류전달회로 31의 전류전달비율 R4는 (5)식에서, R4 = (2 ·W₂/3·L₁)·(2·L₁/W₁) = 4·W₂/(3·W₁) 으로 된다.

이상과 같이, 입력측 32와 출력측 33의 한쪽 또는 양쪽을 복수의 트랜지스터로서 구성하여 모든 트랜지스터의 적어도 게이트길이를 동일하게 형성함으로써 트랜지스터의 면적이나 출력측 33에 흐르는 전류전달비율에 따른 전류치를 설정할 때의 자유도를 향상시킬 수 있고, 이에 의하여 전류원을 이용한 경우에는 전류치를 최소필요한으로 감소시킬 수 있음과 동시에, IC상의 회로에서의 회로면적을 감소할 수 있고, IC전체의 소형화, 소전력화를 도모할 수가 있는 것이다.

더우기, 상기 제1 실시예에서는 N채널형 MOSFET의 트랜지스터를 사용한 경우를 도시하였으나, P채널형 MOSFET의 트랜지스터를 사용한 전류극성이 역의 회로구성도 포함되는 것이다.

다음에, 제5도에, 본 발명의 제2 실시예의 회로구성도를 도시한다. 제5도는 전류전압변환회로 41을 도시한 것으로서, 전류전달회로 42와 변환회로 43으로 구성된다. 전류전달회로 42는 입력측 44와 출력측 45로서 구성되고, 입력측 44에서는 제1의 전원계(V_DD) 46과 제2의 전원계 GND사이에서 2개의 P채널형 MOSFET의 트랜지스터 M31, M32 및 전류원 47이 직렬로 접속된다.

즉, 트랜지스터 M31의 소스(S)가 V_DD46에 접속되고, 드레인(D)이 트랜지스터 M32의 소스(S)에 접속된다. 또, 트랜지스터 M32의 드레인(D)이 전류원(I₁) 47에 접속된다. 그리고, 트랜지스터 M31, M32의 각 게이트(G)는 트랜지스터 M32의 드레인(D)에 접속된다.

또, 전류전달회로 42의 출력측 45에서는, 제1의 전원계(V_DD) 46과 제2의 전원계 GND사이에서 2개의 P채널형 MOSFET의 트랜지스터 M33, M34 및 전류원 48이 직렬로 접속된다. 즉, 트랜지스터 M33의 소스(S)가 V_DD46에 접속되고, 드레인(D)이 트랜지스터 M34의 소스(S)에 접속된다. 또, 트랜지스터 M34의 드레인(D)이 전류원(I₂) 48에 접속된다. 그리고, 트랜지스터 M33, M34지의 각 게이트(G)가 트랜지스터 M31, M32의 게이트(G)에 접속된다.

더우기, 변환회로 43은 제1의 전원계(V_DD) 46과, 제2의 전원계 GND사이에, 1개의 P채널형 MOSFET의 트랜지스터 M35와 전류원 49가 직렬로 접속되는 것으로서, 트랜지스터 M35의 소스(S)가 V_DD46에 접속되고, 드레인(D)이 전류원(I₃) 49에 접속된다. 또, 트랜지스터 M35의 드레인(D)은 전류전달회로 42의 출력측 45에서의 트랜지스터 M34의 드레인(D)에 접속된다.

더우기, 트랜지스터 M35의 드레인(D)에서 전압 V₀가 출력된다.

그리고, 이 전류전압변환회로 41을 구성하는 모든 트랜지스터 M31∼M35는 게이트폭 W₁과 게이트길이 L₁이 동일하게 형성된 것이다.

그래서, 상기 전류전압변환회로 41에 있어서, 각 전류원 47∼49에 흐르는 전류치 I₁∼ I₃의 비율을 예를들면 I₁: I₂: I₃= 1 : 1 : 2 로 하였을 때에, 전류전달회로 42의 입력측 44에서 전압변환회로 43에의 전류전달의 비율 R5는

R5 = (트랜지스터 M35의 게이트폭/트랜지스터 M35의 게이트길이)

: ｛트랜지스터 M31(M32)의 게이트폭/트랜지스터 M35의 게이트길이)

+ 트랜지스터 M32의 게이트길이)｝ = I₃: I₁

로 할 수가 있는 것이다.

여기서, 상기 전류전압변환회로 41은 전류전달회로 42의 입력측에 전류 I₁이 흘렀을 때에, 출력측에도 전류 I₂(=I₁)이 흐르고, 이 때의 트랜지스터 M34의 드레인(D)의 전압의 변화를 전압변환회로 43의 트랜지스터 M35의 게이트(G)에서 수신하여 전류 I₃가 흐르는 것으로서, 증폭된 전압진폭 V₀를 그 트랜지스터 M35의 드레인(D)에서 출력하는 것이다.

다음에, 제6도에 제2 실시예의 다른 실시예의 회로구성도를 도시한다. 제6(a)도에 도시한 전류전압변환회로 41은 변환회로 43의 트랜지스터 M35의 게이트폭을 W₂로 한것으로서, 다른 구성은 제5도와 마찬가지이다. 즉, 이 전류전압변환회로 41을 구성하는 모든 트랜지스터 M31∼M35의 게이트길이 L₁은 동일하지만, 트랜지스터 M35의 게이트폭 W₂만을 다른 트랜지스터 M31∼M34의 게이트폭 W₁과 다르게 하여 형성시킨 것이다.

상술과 같이 트랜지스터의 게이트폭의 제조편차는 극히 작고 실제의 회로동작에서는 무시되는 점에서, 모든 트랜지스터 M31∼M35의 게이트길이 L₁을 동일하게 형성하여 전류전달비율에 따라 트랜지스터 M35의 게이트폭 W₂를 임의로 다르게 할 수가 있는 것이다.

이에 의하여, 제6(a)도에 도시한 전류전압변환회로 41의 전류전달비율 R6은,

R6 = I₃/ I₁=(트랜지스터 M35의 게이트폭/트랜지스터 M35의

게이트길이)·｛(트랜지스터 M31의 게이트길이 + 트랜지스터 M32의

게이트길이) / 트랜지스터 M31(M32)의 게이트폭｝ = 2W₂/ W₁

로 할 수가 있는 것이다.

또, 제6(b)도에 도시한 전류전압변환회로 41은 변환회로 43을 3개의 P채널형 MOSFET의 트랜지스터 M36∼M38을 직렬로 접속한 것으로서, 다른 회로적구성은 제6도와 마찬가지이다. 즉, 제1의 전원계(V_DD) 46에 트랜지스터 M36의 소스(S)가 접속되고, 드레인(D)이 트랜지스터 M37의 소스(S)에 접속된다. 또, 트랜지스터 M37의 드레인(D)이 트랜지스터 M38의 소스(S)에 접속되고, 그 트랜지스터 M38의 드레인(D)이 전류원 49에 접속된다. 그리고, 각 트랜지스터 M36∼M38의 게이트(G)가 트랜지스터 M34의 드레인(D)에 접속된 것이다.

이 경우, 이 전류전압변환회로 41을 구성하는 모든 트랜지스터 M31∼M34, M36∼M38의 게이트길이 L₁은 동일하고, 트랜지스터 M36∼M38의 게이트폭 W₂는 모두 동일하며, 다른 트랜지스터 M31∼M34의 게이트폭 W₁과 다르게 형성된 것이다.

이 때의 전류전달비율 R7은,

R7 = I₃/ I₁= ｛트랜지스터 M36(M37, M38)의 게이트폭/(트랜지스터 M36

의 게이트길이 + 트랜지스터 M37의 게이트길이 + 트랜지스터 M38

의 게이트길이)｝·｛(트랜지스터 M31의 게이트길이 + 트랜지스터 M32

의 게이트길이) / 트랜지스터 M31(M32)의 게이트폭｝ = 2W₂/ 3W₁

로서 표시되는 것이다.

이와같이, 전류전달회로 42 및 변환회로 43을 구성하는 모든 트랜지스터의 게이트길이를 동일하게 형성함으로써, 제1 실시예와 마찬가지로 트랜지스터의 형성면적이나 흐르는 전류치를 설정할 때의 자유도를 향상시킬 수 있고, 이에 의한 전류원의 전류치의 감소, IC상의 회로면적의 삭감이 도모되고, 나아가서는 IC전체의 소형화, 소전력화를 도모할 수가 있는 것이다.

이상과 같이 청구항 1 또는 2의 발명에 의하면, 각 트랜지스터로서 구성되는 입력측과 출력측의 적어도 한쪽의 트랜지스터의 개수가 소정비율로서 설정되고 입력측과 출력측의 모든 트랜지스터의 게이트길이를 동일하게 함으로써, 트랜지스터 형성시의 게이트길이의 편차의 전류전달비율에의 영향이 회피되어서 용이하게 정확한 전류전달비를 얻을 수 있고, 게이트 면적최소형성이 가능케 되어 회로형성면적의 축소화가 행해지고, 또 전류치 설정의 자유도가 증대함으로서 회로의 소전력화를 도모할 수가 있다.

청구항 3 내지 6의 발명에 의하면, 입력측과 출력측의 각각으로서 구성하는 트랜지스터의 게이트폭이 동일하고, 소정비율에 따라 입력측과 출력측과의 각 트랜지스터의 게이트폭을 동일하게 하거나, 또는 다르게 하여 형성함으로써, 각 트랜지스터의 게이트길이에 관계없이 게이트폭과 트랜지스터 개수(실질적인 게이트길이의 변화)에서 소망의 전류전달비가 얻게되어 전류치설정의 자유도를 향상시킬 수가 있다.

청구항 7 또는 8의 발명에 의하면, 전류전달회로의 출력측의 전류에 따른 전압을 발생시키는 변환회로가 설치되고, 그 변환회로를 구성하는 모든 트랜지스터의 게이트길이를 동일하게 하고, 또한 전류전달회로를 구성하는 모든 트랜지스터의 게이트길이와 동일하게 함으로써, 전류전달비에 따른 트랜지스터의 면적이나 흐르는 전류치설정의 자유도가 향상되고, 전류원의 전류의 감소, 회로면적의 축소화가 도모되어 회로의 소형화, 소전력화를 도모할 수가 있다.

청구항 9 또는 10의 발명에 의하면, 변환회로를 구성하는 모든 트랜지스터의 게이트폭은 전류전달회로의 입력측, 출력측의 한쪽 또는 양쪽의 모든 트랜지스터의 게이트폭과는 동일 또는 달리함으로써, 전류전달회로나 변환회로에 흐르는 전류치설정의 자유도가 향상되고, 나아가서는 회로형성면적의 축소화, 회로의 소전력화를 도모할 수가 있다.

Claims

전계효과형 트랜지스터로 구성된 입력측에 흐르는 전류에 대하여 전계효과형 트랜지스터로 구성되는 출력측에 소정비율의 전류가 흐르는 전류전달회로에 있어서, 상기 입력측과 출력측의 적어도 어느 한쪽이 복수의 전계효과형 트랜지스터로 구성되고, 그 복수의 전계효과형 트랜지스터는 동일한 게이트 길이를 갖고, 또한 동일 도전형으로 되고, 공통으로 접속된 제어노드를 가지는 것을 특징으로 하는 전류전달회로.
제1항에 있어서, 상기 복수의 전계효과형 트랜지스터는 상기 소정비율에 따른 수를 갖는 것을 특징으로 하는 전류전달회로.
제1항에 있어서, 상기 입력측의 모든 전계효과형 트랜지스터는 동일한 게이트폭을 갖는 것을 특징으로 하는 전류전달회로.
제1항에 있어서, 상기 출력측의 모든 전계효과형 트랜지스터는 동일한 게이트폭을 갖는 것을 특징으로 하는 전류전달회로.
제1항 또는 제2항에 있어서, 상기 입력측과 출력측을 구성하는 모든 전계효과형 트랜지스터는 동일한 게이트폭을 갖는 것을 특징으로 하는 전류전달회로.
제3항 또는 제4항에 있어서, 입력측의 전계효과형 트랜지스터의 게이트폭과 출력측의 전계효과형 트랜지스터의 게이트폭과는 상기 소정비율에 따라 다른 것을 특징으로 하는 전류전달회로.
제1항에 기재의 전류전달회로와, 그 전류전달회로의 출력측에 흐르는 전류에 따른 전압을 발생시키는 소정수의 전계효과형 트랜지스터로서 구성되는 것으로서, 그 전계효과형 트랜지스터를 형성하는 적어도 게이트의 길이를 상기 전류전달회로를 구성하는 모든 상기 전계효과형 트랜지스터의 게이트의 길이와 동일하게 형성된 변환회로를 갖는 것을 특징으로 하는 전류전압변환회로.
제7항에 있어서, 변환회로를 구성하는 모든 전계효과형 트랜지스터는 동일한 게이트폭을 갖는 것을 특징으로 하는 전류전압변환회로.
제7항 또는 제8항에 있어서, 변환회로의 모든 전계효과형 트랜지스터의 게이트폭과 상기 전류전달회로의 입력측 또는 출력측의 적어도 한쪽을 구성하는 전계효과형 트랜지스터의 게이트폭과는 동일한 것을 특징으로 하는 전류전압변환회로.
제7항 또는 제8항에 있어서, 변환회로의 모든 전계효과형 트랜지스터의 게이트폭은 상기 전류전달회로의 입력측과 출력측을 구성하는 전계효과형 트랜지스터의 게이트폭과는 다른 것을 특징으로 하는 전류전압변환회로.