KR100268965B1 - Semiconductor device and method of forming the same - Google Patents
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Abstract
실리사이드 구조를 갖는 CMOS 트랜지스터에 있어서 고 애스팩트비 컨택트홀과 금속 배선의 구조 및 그 제조방법을 제공한다.Provided are a structure of a high aspect ratio contact hole and a metal wiring in a CMOS transistor having a silicide structure, and a method of manufacturing the same.
N형 불순물 확산층(111a) 상, P형 불순물 확산층(111b) 상, N형 다결정 실리콘 게이트(112a) 상 및 P형 다결정 실리콘 게이트(112b) 상에 티타늄 실리사이드막(114b)을 형성하고, 이어서, 층간절연막(117)을 형성한 후, 티타늄 실리사이드막(114b)에 이르는 컨택트홀을 개구한다. 이어서, 티타늄 실리사이드막 표면을 청정화한 후, 이방성 스퍼터법으로 TiN막(118a)을 형성하며, W-CVD법 및 W에치백법에 의해 알루미늄 배선을 형성한다.A titanium silicide film 114b is formed on the N-type impurity diffusion layer 111a, on the P-type impurity diffusion layer 111b, on the N-type polycrystalline silicon gate 112a, and on the P-type polycrystalline silicon gate 112b. After the interlayer insulating film 117 is formed, a contact hole leading to the titanium silicide film 114b is opened. Subsequently, after cleaning the surface of the titanium silicide film, the TiN film 118a is formed by the anisotropic sputtering method, and aluminum wiring is formed by the W-CVD method and the W etch back method.
Description
제1도는 본 발명의 제 1 실시 형태의 반도체 장치의 제조방법을 공정 순으로 도시한 단면도.1 is a cross-sectional view showing a manufacturing method of a semiconductor device of a first embodiment of the present invention in the order of steps.
제2도는 제1도의 계속되는 공정을 차례로 도시한 단면도.FIG. 2 is a cross-sectional view that sequentially illustrates the subsequent process of FIG.
제3도는 본 발명의 제 2 실시 형태의 반도체 장치의 제조방법을 공정 순으로 도시한 단면도.3 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
제4도는 제3도의 계속되는 공정을 차례로 도시한 단면도.FIG. 4 is a sectional view of the subsequent process of FIG. 3 sequentially.
제5도는 종래 기술을 도시한 단면도.5 is a cross-sectional view showing the prior art.
제6도는 다른 종래 기술을 도시한 단면도.6 is a cross-sectional view showing another prior art.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
101 : P형 단결정 실리콘 기판 102 : N형 웰 영역101: P type single crystal silicon substrate 102: N type well region
103 : 필드 산화막 104 : 게이트 산화막103: field oxide film 104: gate oxide film
110 : 사이드 웰 111a : N형 불순물 확산층110: side well 111a: N-type impurity diffusion layer
111b : P형 불순물 확산층 112a : N형 다결정 실리콘 게이트111b: P-type
112b : P형 다결정 실리콘 게이트 113 : 티타늄(Ti)막112b: P-type polycrystalline silicon gate 113: titanium (Ti) film
114a : C49구조의 티타늄 실리사이드(TiSi2)막114a: titanium silicide (TiSi 2 ) film of C49 structure
114b : C54 구조의 티타늄 실리사이드(TiSi2)막114b: titanium silicide (TiSi 2 ) film of C54 structure
115 : 질화 티타늄(TiN)막 116 : NSG막115: titanium nitride (TiN) film 116: NSG film
117 : BPSG막 118a : TiN막117: BPSG
118b : TiN 막 119 : 텅스텐(W) 막118b TiN
120 : Al-0. 5%Cu막 201 : P형 단결정 실리콘막120: Al-0. 5% Cu film 201: P-type single crystal silicon film
202 : N형 웰 영역 203 : 필드 산화막202 N-type
204 : 게이트 산화막 205 : 인 함유 다결정 실리콘막204: gate oxide film 205: phosphorus-containing polycrystalline silicon film
206 : 텅스텐 실리사이드(WSix)막 210 : 사이드 웰206: tungsten silicide (WSix) film 210: side well
211a : N형 불순물 확산층 211b : P형 불순물 확산층211a: N-type impurity diffused
213 : 코발트(Co)막 214a : 코발트 실리사이드(CoSi2)막213: cobalt (Co)
214b : 코발트 실리사이드(CoSi2)막 216 : NSG막214b: cobalt silicide (CoSi 2 ) film 216: NSG film
217 : BPSG 막 218a : TiN막217: BPSG
218b : TiN막 219 : W막218b: TiN film 219: W film
220 : Al-0. 5%Cu막 301 : 단결정 실리콘막220: Al-0. 5% Cu film 301: single crystal silicon film
311a : N형 불순물 확산층 311b : P형 불순물 확산층311a: N-type
312a : N형 다결정 실리콘 게이트 312b : P형 다결정 실리콘 게이트312a: N-type
314 : 고융점 금속 실리사이드막 317 : 층간 절연막314: high melting point metal silicide film 317: interlayer insulating film
318 : 티타늄/질화티타늄막 319 : 텅스텐막318 titanium /
320 : 배선 401 : P형 반도체 기판320: wiring 401: p-type semiconductor substrate
411a : N형의 불순물 영역 417 : 층간 절연막411a: N-type impurity region 417: interlayer insulating film
418a : 질화티타늄막 419 : 텅스텐막418a: titanium nitride film 419: tungsten film
420 : 알루미늄 배선420: aluminum wiring
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 CMOS 구조를 갖는 실리사이드 상의 고 애스팩트비 컨택트홀 및 금속 배선의 구조 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a structure of a high aspect ratio contact hole and a metal wiring on a silicide having a CMOS structure and a method of manufacturing the same.
도 5는 종래 기술의 반도체 장치를 모식적으로 도시한 단면도이다. P형 단결정 실리콘 기판(301)에 필드 산화막(303)을 형성하고, N형 웰 영역(302)을 형성하고, P형 불순물 확산층(311b) 및 P형 다결정 실리콘 게이트 전극(312b)을 설치하고, N형 불순물 확산층(311a) 및 N형 다결정 실리콘 게이트 전극(312a)을 설치한 CMOS를 구성한다.5 is a cross-sectional view schematically showing a semiconductor device of the prior art. A
P형 불순물 확산층(311b) 및 P형 다결정 실리콘 게이트 전극(312b)과 N형 불순물 확산층(311a) 및 N형 다결정 실리콘 게이트 전극(312a)의 표면에 고융점 금속 실리사이드막(314)이 형성되며, 그 위에 층간절연막(317)이 피복되고, 층간절연막(317)에 고융점 금속 실리사이드막(314)에 이르는 컨택트홀이 형성된다.A high melting point
컨택트홀에는 아래쪽의 티타늄막과 위쪽의 질화티타늄막으로 이루어진 복합막(이하 티타늄/질화티타늄막이라 한다)(318)이 배리어 메탈로서 형성되고, 텅스텐막(319)이 매설되며 층간절연막(317) 및 컨택트홀 상에 배선(320)이 형성된다. 이 배선은 중앙의 알루미늄막의 아래에 티타늄/질화티타늄막(318), 위에는 반사방지막으로서 질화티타늄막을 갖는 구성으로 되어 있다.In the contact hole, a composite film (hereinafter referred to as titanium / titanium nitride film) 318 consisting of a lower titanium film and an upper titanium nitride film is formed as a barrier metal, a
도 5에 도시된 방법은 CMOS 구조를 갖는 게이트 및 확산층상에 형성된 실리사이드막에 도달하는 컨택트홀에 있어서 양호한 컨택트를 얻을 수가 있다.The method shown in Fig. 5 makes it possible to obtain good contact in the contact hole reaching the silicide film formed on the gate and the diffusion layer having the CMOS structure.
도 6은 특개평 5-326441호 공보에 기재된 다른 종래 기술의 반도체 장치를 모식적으로 도시한 단면도이다. N형 불순물 영역(411a)이 형성된 P형 반도체 기판(401)의 표면에 SiO2등의 층간절연막(417)이 형성되어 있다. 이 층간절연막(417)에는 N형 불순물 영역(411a)으로 통하는 컨택트홀이 형성되어 있다. 컨택트홀에 의해 노출된 층간절연막의 측벽과 N형 불순물 영역의 표면에는 배리어 메탈층과 질화티타늄막(418a)이 형성되어 있다. 그리고 이 컨택트홀 내에 매립층으로서 고융점 금속재료인 텅스텐막(419)이 형성되어 있다. 또한, 층간절연막의 윗면에는 상기 텅스텐막(419)에 전기적으로 접촉된 알루미늄 배선층(420)이 형성되어 있다.6 is a cross-sectional view schematically showing another conventional semiconductor device described in Japanese Patent Application Laid-Open No. Hei 5-326441. An interlayer insulating
도 6에 도시된 방법에는 애스팩트비가 높은 컨택트홀에 있어서도 확실하게 반도체 기판 등과의 컨택트를 얻을 수 있는 배선층의 형성이 가능하다고 전기 공보에 기술되어 있다.In the method shown in Fig. 6, the electric publication discloses that even in a contact hole having a high aspect ratio, it is possible to form a wiring layer which can reliably obtain contact with a semiconductor substrate or the like.
현재, CMOS 로직 디바이스의 미세화, 고집적화에 수반하여, 확산층 및 게이트 전극의 저저항화, 알루미늄 배선의 피치의 미세화와 박막화, 컨택트의 고 애스팩트비화가 진행되고 있다. 이 때문에, 0.35 ㎛ 룰 이후의 디바이스에 있어서는, 확산층 및 게이트 전극의 저저항화를 목적으로 한 고융점 금속 실리사이드를 이용한 실리사이드 프로세스의 채용이나 배선 용량을 저감하는 방법으로 층간절연막을 두껍게 형성하고 그것에 기인한 고 애스팩트비의 컨택트 형성이 요구되고 있다.At present, with the miniaturization and high integration of CMOS logic devices, the low resistance of the diffusion layer and the gate electrode, the miniaturization and thinning of the pitch of the aluminum wiring, and the high aspect ratio of the contact are in progress. For this reason, in devices after 0.35 탆 rule, an interlayer insulating film is formed thickly by adopting a silicide process using a high melting point metal silicide for the purpose of lowering the diffusion layer and the gate electrode, or by reducing the wiring capacity. High aspect ratio contact formation is required.
이러한 배경으로부터, 0.35 ㎛ 룰 이후의 로직 디바이스에 있어서는, 확산층 및 게이트 전극 상의 실리사이드로의 고 애스팩트비의 컨택트홀 형성 기술이나 알루미늄 배선의 다층화, 미세화가 필요하게 되었다. 그러나, 고 애스팩트비의 컨택트홀에 있어서는, 컨택트홀의 버텀 커버리지를 증가시키기 위해서 퇴적하는 배리어 메탈의 후막화가 필요하게 되고, 알루미늄 배선이 차지하는 배리어 메탈의 비율이 증가한다. 이것은 희망하는 층저항을 얻기 위하여 알루미늄 배선의 막 두께를 증가시키게 되고, 그 결과로서, 미세하고 두꺼운 알루미늄 배선을 패터닝하는 것이 드라이 에칭 프로세스에 있어서 문제가 된다.From this background, in a logic device after a 0.35 탆 rule, a high aspect ratio contact hole formation technique to the silicide on the diffusion layer and the gate electrode, and multilayering and miniaturization of aluminum wiring have been required. However, in a high aspect ratio contact hole, thickening of the deposited barrier metal is necessary to increase the bottom coverage of the contact hole, and the proportion of the barrier metal occupied by the aluminum wiring increases. This increases the film thickness of the aluminum wiring to obtain the desired layer resistance, and as a result, patterning fine and thick aluminum wiring becomes a problem in the dry etching process.
이러한 배경으로부터, 종래 예를 나타내는 도 5의 방법에서는, 컨택트홀의 고 애스팩트비화가 진행되는 것으로 인해 버텀 커버리지가 감소하기 때문에 티타늄, 질화티타늄을 두껍게 퇴적하지 않으면 안되고, 그 결과로서, 애스팩트비의 증가에 수반하여 산화막 상의 배리어 메탈의 복합막인 티타늄/질화티타늄막(318)의 막 두께가 증가하게 되고, 다음 공정의 알루미늄 배선의 드라이 에칭이 곤란하였다. 여기서 티타늄/질화티타늄막(318)을 어떤 식으로든 제거하고 나서 알루미늄 배선(알루미늄 + 상층의 TiN)을 형성하면, 층간절연막의 실리콘 산화막에 직접 알루미늄이 접촉하게 된다는 문제가 있다. 또한, 텅스텐 에치백시에 층간절연막 상의 티타늄/질화티타늄막(318)을 제거하여 새로운 티타늄/질화티타늄막을 형성하는 방법은, 텅스텐 에치백시에 컨택트홀 내벽 부분의 티타늄/질화티타늄막(318)도 제거되어 그곳에 공동이 형성되어 접촉 신뢰성이 떨어지게 된다.Against this background, in the method of Fig. 5 showing a conventional example, since the bottom coverage decreases due to the progress of high aspect ratio of the contact hole, titanium and titanium nitride must be deposited thickly, and as a result, With the increase, the film thickness of the titanium /
또한, 한편으로는, 종래의 실리사이드 프로세스에 있어서는 소비되는 기판 Si양, 컨택트 개방구에 오버에칭되는 Si양, 컨택트 개방 후에 스퍼터된 티타늄과 컨택트 저부의 기판(Si)과의 실리사이드화 반응에 의해 소비되는 Si양의 총량이 확산층의 접합 깊이에 비하여 적기 때문에 양호한 컨택트 저항 및 접합 누설 전류특성을 얻을 수 있었다. 그러나, 미세화가 진행하여 확산층의 접합의 깊이가 100 nm이하로 얕게 되면, 컨택트 개방시에 오버에칭되는 Si양과 컨택트 개방 후에 스퍼터된 티타늄과 기판 Si와의 실리사이드화 반응에 의해 소비되는 Si양을 무시할 수 없게 되고, 접합 누설전류의 증가가 문제로 된다. 그 해결책으로서, 컨택트 개방시에 실리사이드 공정에서 형성된 실리사이드를 에칭하지 않는 방법이 필요하게 된다. 그러나, 상기의 방법을 취해서도 컨택트 개방 후에 스퍼터된 티타늄과 실리사이드를 통한 기판 Si와 실리사이드화 반응에 의해 소비되는 Si양을 무시할 수 없기 때문에, 양호한 컨택트 저항이나 접합 누설전류 특성을 얻는 것이 곤란하였다.On the other hand, in the conventional silicide process, it is consumed by the amount of substrate Si consumed, the amount of Si overetched in the contact opening, and by the silicideation reaction of the sputtered titanium after contact opening and the substrate Si at the bottom of the contact. Since the total amount of Si to be made was smaller than the junction depth of the diffusion layer, good contact resistance and junction leakage current characteristics could be obtained. However, when the micronization progresses and the depth of the junction of the diffusion layer becomes shallow below 100 nm, the amount of Si overetched at the time of contact opening and the amount of Si consumed by the silicided reaction of the sputtered titanium and the substrate Si after contact opening can be ignored. And the increase in the junction leakage current becomes a problem. As a solution there is a need for a method that does not etch silicide formed in the silicide process upon contact opening. However, even with the above method, it is difficult to obtain good contact resistance and junction leakage current characteristics because the amount of Si consumed by the sputtered titanium and the substrate Si through the silicide after the contact opening and the silicide reaction can not be ignored.
또한, 다른 종래 예를 도시한 도 6의 방법에서는 N형 불순물 확산층과 컨택트를 양호하게 하는 것이 가능하지만, P형 불순물 확산층과의 양호한 컨택트를 실현하는 것은 곤란하다. 왜냐하면, 질화티타늄과 P형 불순물 확산층과의 접촉 저항이 높기 때문이다. 그 때문에, CMOS 구조를 갖는 반도체장치에는 이 방법으로서는 양호한 컨택트의 전기특성을 실현하는 것이 곤란하였다. 이상에 의해, 종래 기술에서는 미세 배선의 형성 및 고 애스팩트비의 컨택트에 있어서 양호한 특성을 얻는 것은 곤란하였다.In the method of Fig. 6 showing another conventional example, it is possible to improve the contact with the N-type impurity diffusion layer, but it is difficult to realize good contact with the P-type impurity diffusion layer. This is because the contact resistance between titanium nitride and the P-type impurity diffusion layer is high. Therefore, it has been difficult for a semiconductor device having a CMOS structure to realize good electrical characteristics of a contact as this method. As described above, in the prior art, it is difficult to obtain good characteristics in formation of fine wirings and high aspect ratio contacts.
[과제를 해결하기 위한 기술적 수단][Technical means to solve the problem]
본 발명의 특징은 단결정 실리콘 기판에 N형 불순물 확산층 및 P형 불순물 확산층과 한 쌍의 다결정 실리콘 게이트 전극을 구비하여 CMOS를 구성하고, 상기 불순물 확산층의 표면 및 상기 다결정 실리콘 게이트 전극의 표면에 고융점 금속 실리사이드막을 구비하고, 그 위에 층간절연막이 피복되고, 상기 층간절연막에 상기 불순물 확산층 상의 상기 고융점 금속 실리사이드막에 이르는 컨택트홀이 설치된 반도체 장치에 있어서, 질화티타늄막이 상기 컨택트홀의 내벽 및 상기 고융점 금속 실리사이드막의 상면에 피복하여 형성되고, 상기 질화티타늄막에 피복된 텅스텐막이 상기 컨택트홀을 매설하여 형성되고, 상기 컨택트홀 내로부터 상기 층간절연막의 상면에 피복된 상기 질화티타늄막이 상기 층간절연막의 상면 위로 연장되는 배선의 하층막으로 되어 있는 반도체 장치에 있다. 여기에서, 상기 P형 불순물 확산층 및 N형 불순물 확산층과 상기 고융점 금속 실리사이드막과의 경계면은 대략 평탄한 것, 예를 들면 상기 경계면에 있어서의 요철차는 10nm이하인 것이 바람직하다. 또한 상기 고융점 금속 실리사이드막은 티타늄 실리사이드(TiSi2)막, 코발트 실리사이드(CoSi2)막 혹은 니켈 실리사이드(NiSi2)막인 것이 가능하다. 또한, 상기 한 쌍의 다결정 실리콘 게이트 전극의 한쪽은 N형 불순물을 함유하는 N형 다결정 실리콘 전극이고, 다른 쪽은 P형 불순물을 함유하는 P형 다결정 실리콘 게이트 전극인 것이 가능하다. 혹은 상기 한 쌍의 다결정 실리콘 게이트 전극은 양자 모두 N형 불순물을 함유한 N형 다결정 실리콘 게이트 전극인 것이 가능하다.A feature of the present invention is a CMOS comprising a N-type impurity diffusion layer, a P-type impurity diffusion layer, and a pair of polycrystalline silicon gate electrodes on a single crystal silicon substrate, and a high melting point on the surface of the impurity diffusion layer and the surface of the polycrystalline silicon gate electrode. A semiconductor device comprising a metal silicide film, wherein an interlayer insulating film is coated thereon, and wherein the interlayer insulating film is provided with a contact hole reaching the high melting point metal silicide film on the impurity diffusion layer, wherein the titanium nitride film is formed on the inner wall of the contact hole and the high melting point. A tungsten film formed by coating a top surface of a metal silicide film, and a tungsten film covered by the titanium nitride film is formed by burying the contact hole, and the titanium nitride film coated on the top surface of the interlayer insulating film from the contact hole is a top surface of the interlayer insulating film. Becoming the underlayer of wiring extending up Which is a semiconductor device. Here, it is preferable that the interface between the P-type impurity diffusion layer, the N-type impurity diffusion layer, and the high melting point metal silicide film is substantially flat, for example, the unevenness at the interface is 10 nm or less. In addition, the high melting point metal silicide film may be a titanium silicide (TiSi 2 ) film, a cobalt silicide (CoSi 2 ) film, or a nickel silicide (NiSi 2 ) film. It is also possible that one of the pair of polycrystalline silicon gate electrodes is an N-type polycrystalline silicon electrode containing N-type impurities, and the other is a P-type polycrystalline silicon gate electrode containing P-type impurities. Alternatively, the pair of polycrystalline silicon gate electrodes may both be N-type polycrystalline silicon gate electrodes containing N-type impurities.
본 발명의 다른 특징은 단결정 실리콘 기판 내에 P형 불순물 확산층 및 N형 불순물 확산층을, 상기 단결정 실리콘 기판 상에 P형 불순물을 함유하는 다결정 실리콘 게이트 전극 및 N형 불순물을 함유하는 다결정 실리콘 게이트 전극을 각각 형성하는 일련의 공정과, 상기 P형 불순물 확산층 및 P형 불순물을 함유하는 다결정 실리콘 게이트 전극과 상기 N형 불순물 확산층 및 N형 불순물을 함유하는 다결정 실리콘 게이트 전극의 표면에 고융점 금속 실리사이드막을 형성하는 공정과, 그 위에 층간절연막을 형성하는 공정과, 상기 층간절연막에 상기 불순물 확산층 표면의 상기 고융점 금속 실리사이드막에 이르는 컨택트홀을 형성하는 공정과, 상기 컨택트홀 내에 노출되는 상기 고융점 금속 실리사이드막의 표면을 세정하는 공정과, 전면에 질화티타늄막을 형성하는 공정과, 상기 질화티타늄막 상에 텅스텐막을 형성하는 공정과, 상기 텅스텐막을 에치백에 의해 제거하여 상기 컨택트홀을 매설하는 공정과, 상기 층간절연막 및 상기 컨택트홀상에 상기 질화티타늄막을 포함하는 배선을 형성하는 공정을 구비하는 반도체 장치의 제조방법에 있다. 혹은, 단결정 실리콘 기판 내에 P형 불순물 확산층 및 N형 불순물 확산층을, 상기 단결정 실리콘 기판 상에 게이트 전극을 각각 형성하는 일련의 공정과, 상기 P형 불순물 확산층 및 상기 N형 불순물 확산층의 표면에 고융점 금속 실리사이드막을 형성하는 공정과, 그 위에 층간절연막을 형성하는 공정과, 상기 층간절연막에 상기 불순물 확산층 표면의 상기 고융점 금속 실리사이드막에 이르는 컨택트홀을 형성하는 공정과, 상기 컨택트홀 내에 노출되는 상기 고융점 금속 실리사이드막의 표면을 세정하는 공정과, 전면에 질화티타늄막을 형성하는 공정과, 상기 질화티타늄막 상에 텅스텐막을 형성하는 공정과, 상기 텅스텐막을 에치백에 의해 제거하여 상기 컨택트홀을 매설하는 공정과, 상기 층간절연막 및 상기 컨택트홀상에 상기 질화티타늄막을 포함하는 배선을 형성하는 공정을 구비하는 반도체 장치의 제조방법에 있다. 여기에서, 상기 질화티타늄막을 이방성 스퍼터법 혹은 CVD법으로 형성할 수 있다.Another feature of the present invention is a P-type impurity diffusion layer and an N-type impurity diffusion layer in a single crystal silicon substrate, a polycrystalline silicon gate electrode containing P-type impurity and a polycrystalline silicon gate electrode containing N-type impurity on the single crystal silicon substrate, respectively. Forming a high melting point metal silicide film on the surface of the polycrystalline silicon gate electrode containing the P-type impurity diffusion layer and the P-type impurity and the polycrystalline silicon gate electrode containing the N-type impurity diffusion layer and the N-type impurity A step of forming an interlayer insulating film thereon, forming a contact hole in the interlayer insulating film to the high melting point metal silicide film on the surface of the impurity diffusion layer, and the high melting point metal silicide film exposed in the contact hole. The process of cleaning the surface and the titanium nitride film on the whole surface Forming a tungsten film; forming a tungsten film on the titanium nitride film; removing the tungsten film by etching back to bury the contact hole; and forming the interlayer insulating film and the titanium nitride film on the contact hole. It is a manufacturing method of the semiconductor device provided with the process of forming wiring. Alternatively, a series of steps of forming a P-type impurity diffusion layer and an N-type impurity diffusion layer in a single crystal silicon substrate and a gate electrode on the single crystal silicon substrate, respectively, and a high melting point on the surfaces of the P-type impurity diffusion layer and the N-type impurity diffusion layer Forming a metal silicide film; forming an interlayer insulating film thereon; forming a contact hole from the interlayer insulating film to the high melting point metal silicide film on the surface of the impurity diffusion layer; Cleaning the surface of the high melting point metal silicide film; forming a titanium nitride film on the entire surface; forming a tungsten film on the titanium nitride film; and removing the tungsten film by etching back to bury the contact hole. And the titanium nitride film on the interlayer insulating film and the contact hole. Is the method of manufacturing a semiconductor device comprising a step of forming a wiring. The titanium nitride film can be formed by anisotropic sputtering or CVD.
이러한 본 발명에 의하면, 단결정 실리콘 기판에 형성된 P형 불순물 확산층과 N형 불순물 확산층의 표면에 고융점 금속 실리사이드막을 형성하고, 상부에 층간절연막을 형성한다. 상기의 고융점 금속 실리사이드막에 이르는 컨택트홀을 형성하고, 고융점 금속 실리사이드막의 표면을 세정한 후, 전면에 배리어 메탈로서 질화티타늄막만을 이방성 스퍼터법에 의해 형성한다. 상기 질화티타늄막 상에 텅스텐막을 형성하고 텅스텐을 에치백에 의해 제거하여 컨택트홀을 매설하고, 그 위에 배선을 형성한다.According to the present invention, a high melting point metal silicide film is formed on the surfaces of a P-type impurity diffusion layer and an N-type impurity diffusion layer formed on a single crystal silicon substrate, and an interlayer insulating film is formed thereon. After forming the contact hole which reaches the said high melting metal silicide film | membrane, and wash | cleaning the surface of a high melting metal silicide film, only a titanium nitride film as a barrier metal is formed in the whole surface by the anisotropic sputtering method. A tungsten film is formed on the titanium nitride film, and tungsten is removed by etch back to bury contact holes, and wires are formed thereon.
이에 의해, 실리사이드막이 노출된 곳에서 에칭을 멈추고, 질화티타늄막만을 배리어 메탈로 형성함으로 과도한 실리사이드화 반응을 억제할 수 있기 때문에, 고 에스팩트비를 갖는 얕은 접합의 컨택트에 있어서, 양호한 컨택트 저항과 접합 누설 전류 특성의 실현이 가능하게 된다. 또한, 배선 아래의 배리어 메탈의 박막화도 동시에 실현가능하기 때문에, 배선의 드라이에칭이 가능하게 된다.This makes it possible to suppress the excessive silicide reaction by stopping the etching in the place where the silicide film is exposed and forming only the titanium nitride film as the barrier metal, so that in the contact of a shallow junction having a high aspect ratio, a good contact resistance and The junction leakage current characteristic can be realized. In addition, since the barrier metal under the wiring can be thinned at the same time, the dry etching of the wiring can be performed.
[실시예]EXAMPLE
이하, 도면을 참조하여 본 발명을 설명한다.Hereinafter, the present invention will be described with reference to the drawings.
도 1 및 도 2는 본 발명의 제1의 실시예의 반도체장치의 제조방법을 공정 순으로 도시한 종단면도이다.1 and 2 are longitudinal cross-sectional views showing the manufacturing method of the semiconductor device of the first embodiment of the present invention in the order of process.
우선 도 1(A)에 있어서, P형 단결정 실리콘 기판(101)의 P채널 FET를 형성하는 영역에, 인을 150keV, 1x1013/㎠의 조건으로 이온주입하고, 그 후의 활성화 열처리에 의해 N형 웰 영역(102)을 형성한다. 그 후, 기판 주표면에 선택 산화법에 의해 막두께 400nm의 필드 산화막(103)을 형성한다. 이어서, 필드 산화막(103)에 둘러싸인 활성영역의 P형의 주면 및 N형의 주면에 막 두께 6nm의 게이트 산화막(104)과 막 두께 200nm의 다결정 실리콘막을 순차 성장한다. 이어서, 포토리소그래피법에 의해 게이트 전극의 패터닝을 행하고, 다결정 실리콘막을 RIE에 의해 에칭하고, 다결정 실리콘막을 게이트 전극으로 패터닝한다.First, in FIG. 1A, phosphorus is ion-implanted into a region of forming a P-channel FET of the P-type single
이어서, 사이드 웰 형성을 위한 실리콘 질화막(Si3N4)을 CVD법에 의해 막두께 65nm정도로 전면에 형성한다. 실리콘 질화막은 디클로로실란 가스(SiH2Cl2), 암모니아 가스(NH3)를 도입하여, 750℃, 0.5Torr의 조건으로 형성하였다. 이어서 RIE방식의 이방성 에칭장치를 사용하여 게이트 전극의 측면에 사이드 웰(110)을 형성하여, 게이트 전극 및 활성영역의 표면을 노출시킨다. 여기서, 에칭 가스는 CHF3(25sccm), O2(10sccm)이다.Subsequently, a silicon nitride film (Si 3 N 4 ) for forming side wells is formed on the entire surface with a thickness of about 65 nm by CVD. Dichlorosilane gas (SiH 2 Cl 2 ) and ammonia gas (NH 3 ) were introduced to form the silicon nitride film under conditions of 750 ° C. and 0.5 Torr. Subsequently, the side well 110 is formed on the side of the gate electrode by using an anisotropic etching apparatus of the RIE method to expose the surface of the gate electrode and the active region. Here, the etching gas is CHF 3 (25 sccm), O 2 (10 sccm).
이어서, 게이트 전극을 구성하고 있는 다결정 실리콘막 및 활성영역의 표면에 산화막을 형성한 후, P채널형 FET를 형성하는 영역을 마스크재(도시생략)로 마스크하여 N채널형 FET를 형성하는 영역에 As이온을 주입에너지 130keV, 주입량 3×1015/㎠로 이온주입하고, 그 후, N채널형 FET를 형성하는 영역을 마스크재(도시생략)로 마스크하여 P채널형 FET를 형성하는 영역에 BF2이온을 주입에너지 20keV, 주입량 3×1015/㎠에서 이온주입한다. 그 후, 질소 분위기 속에서 1000℃C, 10초의 활성화처리를 행함으로써, N채널형 FET의 소스 및 드레인 영역이 되는 N형 불순물 확산층(111a)을 P형 단결정 실리콘기판(101)의 P형 주면으로부터 내부에 형성하고, 다결정 실리콘 게이트 전극으로부터 N형 다결정 실리콘 게이트(112a)를 형성한다. 또한, P채널형 FET의 소스 및 드레인 영역으로 되는 P형 불순물 확산층(111b)을 N형 웰(102)의 N형 주면으로부터 내부에 형성하며, 다결정 실리콘 게이트전극으로부터 P형 다결정 실리콘 게이트(112b)를 형성한다.Subsequently, an oxide film is formed on the surface of the polycrystalline silicon film and the active region constituting the gate electrode, and then a region where the P-channel FET is formed is masked with a mask material (not shown) to form an N-channel FET. As ion is implanted with an implantation energy of 130 keV and an implantation amount of 3 x 10 15 / cm 2, thereafter, the region for forming the N-channel FET is masked with a mask material (not shown) to form a BF in the region for forming the P-channel FET. 2 Ions are implanted at an implantation energy of 20 keV and implanted at 3 x 10 15 / cm 2. Subsequently, the activation process is performed at 1000 ° C. for 10 seconds in a nitrogen atmosphere, whereby the N-type impurity diffusion layer 111 a serving as the source and drain region of the N-channel FET is formed on the P-type main surface of the P-type single
이어서 각 불순물 확산층 및 다결정 실리콘 게이트 전극의 표면에 형성된 자연 산화막을 불산에 의해 제거한 후, Ti막(113)을 스퍼터법에 의해 30nm 정도 퇴적한다.Subsequently, after removing the native oxide film formed on the surface of each impurity diffusion layer and the polycrystalline silicon gate electrode with hydrofluoric acid, the
다음에, 도 1(b)에 있어서, 질소 분위기 내에서 할로겐램프의 급속열처리법(RTA: Rapid Thermal Annealing)에 의해 700℃, 30초의 열처리를 행하고, N채널형 FET의 N형 불순물 확산층(111a)의 표면상 및 N형 다결정 실리콘 게이트(112a)의 표면상 및 P채널형 FET의 P형 불순물 확산층(111b)의 표면상 및 P형 다결정 실리콘 게이트(112b)의 표면상에 각각 막 두께 50nm의 C49구조의 티타늄 실리사이드막(TiSi2막)(114a)을 형성한다. 한편, 실리콘 질화막의 사이드 웰(110)상이나 필드 산화막(103)상은 질화티타늄막(115)이 형성된다.Next, in FIG. 1B, heat treatment is performed at 700 ° C. for 30 seconds by rapid thermal annealing (RTA) of a halogen lamp in a nitrogen atmosphere, and the N-type impurity diffusion layer 111a of the N-channel FET is formed. On the surface of the N-type
다음에, 도 1(c)에 있어서, 암모니아와 과산화수소수의 혼합액에 의해 선택적으로 습식 에칭하여, 실리콘 질화막의 사이드 웰(110) 상이나 필드 산화막(103)상의 질화티타늄막(115)만을 제거한다. 그리고, C49 구조의 TiSi2막(114a)의 저저항화를 위해, RTA법에 의해 질소 분위기 속에서 850℃, 10초간의 열처리를 행하고, N형 불순물 확산층(111a)상, P형 불순물 확산층(111b)상, N형 다결정 실리콘 게이트(112a)상 및 P형 다결정 실리콘 게이트(112b)상에 이들 불순물 확산층이나 다결정 실리콘보다도 전기저항이 작은 C54 구조의 TiSi2막(114b)를 얻는다.Next, in Fig. 1 (c), the wet etching is selectively performed by a mixed solution of ammonia and hydrogen peroxide solution to remove only the titanium nitride film 115 on the side well 110 or the
다음에, 도 2(a)에 있어서, 층간절연막으로서 불순물을 포함하지 않은 실리콘 산화막인 NSG막(116)을 CVD법에 의해 100nm의 두께로 퇴적하고, 계속해서, 보론 혹은 인등의 불순물을 포함한 실리콘 산화막인 BPSG막(117)을 역시 CVD법에 의해 1500nm의 두께로 NSG막상에 퇴적한다. 그 후, 화학기계연마법(CMP)에 의해 상기 층간절연막의 평탄화를 행한다.Next, in Fig. 2A, an
다음에, 도 2(b)에 있어서, 공지의 리소그래피와 에칭에 의해, N형 불순물 확산층(111a)상 및 P형 불순물 확산층(111b)상에 형성되어 있는 C54 구조의 TiSi2막(114b)에 이르는 컨택트홀을 층간절연막(117, 116)에 개구한다. 이 때, C54 구조의 TiSi2막 (114b)은 에칭하지 않는다.Next, in Fig. 2 (b), the TiSi 2 film 114b having a C54 structure formed on the N-type impurity diffusion layer 111a and the P-type
이와 같이 컨택트 개구시에 실리사이드층을 에칭시키지 않고 형성하고, 또한, 또다시 실리사이드 반응이 생기지 않는다. 그 때문에, 컨택트 개구 전의 실리사이드의 경계면과 동등한 평탄도를 얻게된다. 즉, P형 불순물 확산층 및 N형 불순물 확산층과 고융점 실리사이드막과의 경계면은 대략 평탄하게 된다. 구체적으로는 1개의 컨택트부 내에 있어서, 상기 경계면에 있어서의 요철차는 10nm이하로 할 수 있다. 이것에 의해, 컨택트부에서의 접합 누설 전류를 감소할 수 있다.In this manner, the silicide layer is formed without etching the contact opening, and no silicide reaction occurs again. Therefore, flatness equivalent to the interface of the silicide before the contact opening is obtained. That is, the interface between the P-type impurity diffusion layer, the N-type impurity diffusion layer, and the high melting silicide film is substantially flat. Specifically, in one contact portion, the unevenness at the interface can be 10 nm or less. As a result, the junction leakage current at the contact portion can be reduced.
이어서, DC 마그네트론 스퍼터 장치에 도입하고, Ar 이온에 의한 RF에칭을 행하고, 컨택트홀 내에 노출되는 C54 구조의 TiSi2막(114b)의 표면에 형성되어 있는 산화막을 에칭하고, 그 후, 스퍼터 챔버에 반송하여, 콜리메이트 스퍼터법에 의해 질화티타늄(TiN)막(118a)을 막두께 50nm 형성된다.Subsequently, it is introduced into a DC magnetron sputtering device, RF etching with Ar ions is performed, and the oxide film formed on the surface of the TiSi 2 film 114b having the C54 structure exposed in the contact hole is etched, and then, into the sputter chamber. The film was transported to form a 50 nm thick titanium nitride (TiN)
이 때, 0.35㎛직경, 깊이 1㎛의 컨택트 저부에는 TiN막이 10nm정도 퇴적된다. 이 경우, CVD법에 의해 TiN막을 형성하여도 무방하고, 이 경우에는 콜리메이트 스퍼터에 비해, 또한 스텝 커버리지율이 높기 때문에 50nm이하의 막두께의 형성이 가능하게 된다.At this time, about 10 nm of TiN film was deposited in the contact bottom of 0.35 micrometer diameter and 1 micrometer depth. In this case, a TiN film may be formed by the CVD method. In this case, since the step coverage ratio is higher than that of the collimated sputtering, a film thickness of 50 nm or less can be formed.
컨택트 개구시에 TiSi2막(114b)을 에칭하지 않으므로, 그 후의 컨택트 재료인 Ti의 스퍼터가 필요없게 되고, 알루미늄 배선 아래의 배리어 메탈의 막두께가 박막화되므로, 알루미늄의 건식 에칭이 용이하게 된다. 이어서, W-CVD와 W에칭법에 의해, 컨택트홀에 W막(119)을 매설한다.Since the TiSi 2 film 114b is not etched at the time of contact opening, subsequent sputtering of Ti, which is a contact material, is unnecessary, and the film thickness of the barrier metal under the aluminum wiring is thinned, so that dry etching of aluminum is facilitated. Subsequently, the
다음에, 도 2(c)에 있어서, Al-0.5% Cu막(120), TiN막(118b)을 스퍼터법에 의해 순차 형성한다. 이 때, 배선의 주재료인 Al-0.5% Cu막(120)의 막 두께는 400nm이고, 리소그래피시의 반사방지막인 TiN막(118b)의 막 두께는 50nm이다.Next, in Fig. 2C, the Al-0.5
계속하여, 주지의 리소그래피와 드라이 에칭법에 따라 배선을 형성한다. 즉 TiN막(118b)과, Al-0.5%Cu막(120)과, 층간절연막(117)상에 연장되어 있는 TiN막(118a)을 동일 평면 형상으로 패터닝하여 배선을 구성한다.Subsequently, the wiring is formed in accordance with known lithography and dry etching methods. In other words, the wiring is formed by patterning the
도 3 및 도 4는 본 발명의 제 2 실시 형태의 반도체 장치의 제조 방법을 공정 순으로 나타낸 종단면도이다.3 and 4 are longitudinal cross-sectional views showing a method for manufacturing a semiconductor device of a second embodiment of the present invention in the order of steps.
먼저 도 3(a)에서 P형 단결정 실리콘 기판(201)의 P채널 FET를 형성하는 영역에, 인을 150keV, 1×1013/㎠의 조건에서 이온 주입하여, 그 후의 활성화 열처리에 의해 N형 웰 영역(202)을 형성한다. 그 후, 기판 주표면에 선택 산화법에 의해 막 두께 300nm의 필드 산화막(203)을 형성한다. 계속하여 필드 산화막(203)으로 둘러싸여진 활성영역의 P형의 주면 및 N형의 주면에 막 두께 6nm의 게이트 산화막(204)과 막 두께 200nm의 인 함유의 다결정 실리콘막(205) 및 텅스텐 실리사이드(WSi. 206)를 순차 성장한다. 다음으로 포토리소그래피법에 의해 게이트 전극의 패터닝을 행하며, WSi막(206), 인 함유 다결정 실리콘막(205)을 RIE에 의해 에칭하고, WSi막(206), 인 함유 다결정 실리콘막(205)으로 형성되는 폴리사이드 게이트 전극으로 패터닝한다.First, in FIG. 3 (a), phosphorus is ion-implanted in a region of forming a P-channel FET of the P-type single
이어서, 사이드 웰 형성을 위한 실리콘 질화(Si3N4)막을 CVD법에 의해 막 두께 65nm정도, 전면에 형성한다. 실리콘 질화막은 디클로로실란 가스(SiH2Cl2), 암모니아 가스(NH3)를 도입하며, 750℃, 0. 5Torr의 조건으로 형성하였다. 이어서 RIE방식의 이방성 에칭 장치를 사용하여 게이트 전극의 측면에 사이드 웰(210)을 형성하고, 게이트 전극 및 활성 영역 표면을 노출시킨다. 여기에서, 에칭 가스는 CHF3(25sccm) 가스와 O2(10sccm)가스의 혼합가스이다.Subsequently, a silicon nitride (Si 3 N 4 ) film for side well formation is formed on the entire surface of about 65 nm in thickness by CVD. Dichlorosilane gas (SiH 2 Cl 2 ) and ammonia gas (NH 3 ) were introduced to the silicon nitride film and formed under conditions of 750 ° C. and 0.5 Torr. Next, the side well 210 is formed on the side of the gate electrode by using an anisotropic etching apparatus of the RIE method, and the gate electrode and the active region surface are exposed. Here, the etching gas is a mixed gas of CHF 3 (25 sccm) gas and O 2 (10 sccm) gas.
이어서 활성영역의 표면에 산화막을 형성한 후, P 채널형 FET를 형성하는 영역을 마스크재(도시 생략)로 마스크하여 N 채널형 FET를 형성하는 영역에 As 이온을 주입 에너지 30keV, 주입량 3×1015/㎠으로 이온 주입하고, 그 후, N 채널형FET를 형성하는 영역을 마스크재(도시 생략)로 마스크하여 P 채널형 FET를 형성하는 영역에 BF2이온을 주입 에너지 20keV, 주입량3×1015/㎠로 이온 주입한다. 그 후, 질소 분위기 중에서 1000℃, 10 초의 활성화처리를 행하는 것에 따라, N 채널형 FET의 소스 및 드레인 영역이 되는 N형 불순물 확산층(211a)을 P형 단결정 실리콘 기판(201)의 P형 주면으로부터 내부에 형성한다. 또한, P 채널형 FET의 소스 및 드레인 영역으로 되는 P형 불순물 확산층(211b)을 N형 웰(202)의 N형 주면으로부터 내부에 형성한다.Subsequently, after forming an oxide film on the surface of the active region, as ion is implanted into the region where the N-channel FET is formed by masking the region for forming the P-channel FET with a mask material (not shown). Ion implantation at 15 / cm 2, and then implant the energy BF 2 ions into the region where the N-channel FET is formed by masking a mask material (not shown) to form the P-channel FET. Ion implantation at 15 / cm 2. Subsequently, the activation process is performed at 1000 ° C. for 10 seconds in a nitrogen atmosphere, so that the N-type
이어서, 각 불순물 확산층 표면에 형성된 자연 산화막을 불산으로 제거한 후, 코발트막(Co막, 213)을 스퍼터법에 의하여 막 두께 10nm정도 퇴적한다.Subsequently, after removing the native oxide film formed on the surface of each impurity diffusion layer with hydrofluoric acid, the cobalt film (Co film 213) is deposited by a sputtering method with a thickness of about 10 nm.
다음에, 도 3(b)에 있어서, 질소 분위기 중에서 할로rps 램프의 급속 열처리법으로 500℃, 30초의 열처리를 행하며, N형 불순물 확산층(211a)의 표면상 및 P 채널형 FET의 P형 불순물 확산층(211b)의 표면상에 코발트 실리사이드(CoSi2)막 (214a)을 형성한다.Next, in FIG. 3 (b), heat treatment is performed at 500 ° C. for 30 seconds by a rapid heat treatment method of a halo rpm lamp in a nitrogen atmosphere, and on the surface of the N-type
다음에, 도 3(c)에 있어서, 염산과 과산화수소수의 혼합액으로 선택적으로 웰 에칭하고, 실리콘 질화막의 사이드 웰(210)상, 필드 산화막(203)상 및 WSi막(206)상의 Co막(213)만을 제거한다.Next, in Fig. 3C, a well film is selectively etched with a mixed solution of hydrochloric acid and hydrogen peroxide solution, and the Co film (on the side well 210, the
그리고, CoSi2막(214a)의 저저항화를 위해, RTA 법에 의해 질소 분위기 중에서 850℃, 10초간의 열처리를 행하며, N형 불순물 확산층(211a)상 및 P형 불순물 확산층(211b)상에 이들 불순물 확산층이나 다결정 실리콘보다도 전기저항이 작은 코발트 실리사이드(CoSi2)막(214b)을 얻는다.In order to reduce the resistance of the CoSi 2 film 214a, heat treatment is performed at 850 ° C. for 10 seconds in a nitrogen atmosphere by an RTA method, on the N-type
다음에, 도 4(a)에 있어서, 층간 절연막으로서 불순물을 함유하지 않는 실리콘 산화막인 NSG막(216)을 CVD법에 의해 100nm의 두께로 퇴적하고, 계속하여 보론 혹은 인 등의 불순물을 함유한 실리콘 산화막인 BPSG막(217)을 역시 CVD법으로 1500nm의 두께로 NSG막(216)상에 퇴적한다. 그 후, 화학기계연마법(CMP)에 의해 이 층간 절연막의 평탄화를 행한다.Next, in Fig. 4A, an
다음에, 도 4(b)에서, 주지의 리소그래피와 에칭으로서, N형 불순물 확산층(211a)상 및 P형 불순물 확산층(211b)상에 형성되어 있는 CoSi2막(214b)으로 이르는 컨택트홀을 층간절연막(217, 216)에 개구한다. 이 때, CoSi2막(214b)은 에칭하지 않는다.Next, in Fig. 4B, contact holes leading to the CoSi 2 film 214b formed on the N-type
이어서, DC 마그네트론 스퍼터 장치에 도입하여, Ar 이온에 의한 RF에칭을 행하며, 컨택트홀 내에 노출되는 CoSi2막(214b)의 표면에 형성되어 있는 산화막을 에칭하며, 그 후 스퍼터 챔버로 반송하여, 콜리메이트 스퍼터법으로서 질화 티타늄(TiN)막(218a)을 막 두께 50nm 형성한다.Subsequently, it is introduced into a DC magnetron sputtering device to perform RF etching with Ar ions, etching the oxide film formed on the surface of the CoSi 2 film 214b exposed in the contact hole, and then conveying it to the sputter chamber to carry out a collie. As a mate sputtering method, a titanium nitride (TiN)
그 때, 0. 35㎛의 컨택트 저면부에는 TiN막이 10nm 정도 퇴적된다. 이 경우, CVD법에 의해 TiN막을 형성하면 되고, 이 경우에는 콜리메이트 스퍼터에 비교하여, 더욱 스텝 커버리지률이 높기 때문에 50nm 이하의 막 두께의 형성이 가능하다.At that time, about 10 nm of TiN film was deposited in the contact bottom part of 0.3 micrometer. In this case, a TiN film may be formed by CVD. In this case, since the step coverage ratio is higher than that of the collimated sputter, a film thickness of 50 nm or less is possible.
컨택트 개구시에 CoSi2막(214b)을 에칭하지 않음으로서, 그 후의 컨택트 재료인 Ti의 스퍼터가 필요하지 않게 되는 것이라든지, 알루미늄 배선 아래의 배리어 메탈의 막 두께가 박막화됨으로서, 알루미늄의 드라이 에칭이 용이하게 된다. 이어서, W-CVD와 W에칭 스퍼터법에 의해, 컨택트홀에 W막(219)를 매설한다.By not etching the CoSi 2 film 214b at the time of contact opening, subsequent sputtering of Ti, which is a contact material, is not necessary, or the thickness of the barrier metal under the aluminum wiring is thinned, whereby dry etching of aluminum is performed. It becomes easy. Subsequently, the
다음에, 도 4(c)에서, 배선의 주재료인 막 두께 400nm의 Al-0. 5% Cu막(220) 및 반사 방지막인 막 두께 50nm의 TiN막(218b)을 스퍼터법에 의해 순차 형성하며, 리소그래피와 드라이 에칭법으로서, TiN막(218b)과, Al-0. 5% Cu막(220)과 층간절연막(217) 상에 연장되어 있는 TiN막(218a)을 동일 평면 형상으로 패터닝하여 배선을 구성한다.Next, in Fig. 4 (c), Al-0. With a film thickness of 400 nm which is the main material of the wiring. A 5
[발명의 효과][Effects of the Invention]
이와 같이 본 발명에 의하면, 실리사이드막이 노출된 결과로서 에칭을 멈추고, 질화티타늄막만을 이방성 스퍼터법, 혹은 CVD법에 의해 형성함으로서 과도한 실리사이드화 반응을 억제할 수 있으므로, 고 애스팩트비를 갖는 얕은 접합의 컨택트에 있어서, 양호한 컨택트 저항과 접합 누설전류 특성의 실현이 가능하게 되며, 또한 알루미늄 하의 배리어 메탈을 박막화할 수 있어 그 후의 알루미늄 배선의 드라이 에칭이 간단하게 되는 효과가 있다.As described above, according to the present invention, since the etching stops as a result of the exposure of the silicide film and only the titanium nitride film is formed by the anisotropic sputtering method or the CVD method, an excessive silicide reaction can be suppressed, so that a shallow junction having a high aspect ratio In the contact, the good contact resistance and the junction leakage current characteristics can be realized, the barrier metal under aluminum can be thinned, and the subsequent dry etching of the aluminum wiring can be simplified.
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