KR100268445B1

KR100268445B1 - 획득 시간을 단축할수 있는 확산 대역 통신 시스템의 수신장치

Info

Publication number: KR100268445B1
Application number: KR1019970060887A
Authority: KR
Inventors: 김필호; 백승관; 이재학
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-11-18
Filing date: 1997-11-18
Publication date: 2000-10-16
Also published as: JPH11205194A; US6263011B1; KR19990040487A; JP3872220B2

Abstract

본 발명의 신규한 동기형 확산 대역 시스템은 쉬프트 레지스터, 멀티플렉서, 카운터 및 일련의 래치들을 구비한 누산기를 제공하며, 이러한 구성에 의하면, 매 칩 클럭 사이클 동안에 복수 개의 위상에 대한 상관 동작을 수행할 수 있기 때문에 획득 시간을 단축할 수 있다.

Description

획득 시간을 단축할 수 있는 확산 대역 통신 시스템의 수신장치

본 발명은 직접 시퀀스 확산 대역 (direct sequence spread spectrum : DSSS) 수신기에 관한 것으로서, 구체적으로 획득 시간 (acquisition time)을 단축할 수 있는 DSSS 수신기에 관한 것이다.

최근, DSSS 통신 시스템들은, 다른 다중 접속 기술들에 의해 제공되는 것보다 더 많은 서비스를 제공하는 잠재력으로 인해서 상업적 관심이 고조되고 있다. 직접 시퀀스/코드분할다중접속 (DS/CDMA)의 기지국 (cell-site station)에서 데이터 심볼은 기지국에 지정된 더 높은 주파수를 갖는 PN 시퀀스와 데이터를 곱함에 의해서 확대된다.

따라서, 코드 분할 다중 접속 다이렉트 시퀀스 확산 대역(code division multiple access direct sequence spread spectrum : CDMA-DSSS) 시스템과 같은 확대 스펙트럼 통신 시스템에서 의사 잡음 코드 동기 (pseudo-random noise(PN) code synchronization)의 주요 기능은 입력된 신호의 복조를 위해 수신된 PN 코드 신호를 축소(despread)하는 것이다. 수신된 신호는, 전송되기 이전에 제 3 변조 신호를 발생하기 위해 결합된 두 개의 디지탈 신호들 또는 비트 스펙트럼들로 이루어져 있다. 첫 번째 디지탈 신호는, 디지탈 음성 회로 (digitized voice circuit)의 출력 신호와 같이 10kb/s의 비트율(bit rate)을 갖는 정보 신호이다. 두 번째 신호는, 랜덤-시퀀스 (random-sequence) 또는 PN 코드 발생기에 의해서 생성되고, 디지탈 음성 신호보다 더 큰 몇 차(several order)의 비트율을 갖는 일련의 랜덤 비트들로 구성되어 있다. 실제로 전송되는 제 3 변조 신호는 음성 신호보다 상대적으로 더 빠른 제 2 신호와 같은 비트율을 갖는다.

수신기에서 축소 동작은, 전송 주파수 복조 후, 수신기 내부의 랜덤-시퀀스 발생기(random-sequence generator)로 PN 코드의 국부 복사 코드를 생성하고, 송신기에서 수신된 신호가 들어올 때 첨가된 것에 상기 국부 PN 신호를 동기 시키는 것에 의해서 이루어진다. 본래 10 kb/s의 음성 신호를 정확히 나타내는 축소 신호(despread signal)는, 수신된 신호로부터 랜덤 시퀀스를 제거하고 심볼 주기에 걸쳐 랜덤 시퀀스가 제거된 신호를 적분함으로써 얻어진다.

신호 동기 과정은 일반적으로 두 단계로 이루어진다. 획득(acquisition)이라 불리는 첫 번째 단계는, 하나의 코드 칩 간격의 범위 내에서 거친 시간 배열(coarse time alignment)로 두 개의 코드들 또는 확대된 신호들을 가져오며, 추적(tracking)이라 불리는 두 번째 단계는, 피드백 루프에 의해서 가능한 최고의 파형 배열을 지속적으로 유지한다. 여기서, 본 발명의 초점은 동기 시스템의 획득(acquisition)에 있다.

동기 (또는 획득)의 중요성 때문에, 여러 가지 형태의 검출기들과 결정 방법들에 대한 많은 고안들이 제안되어 오고 있다. 모든 동기 시스템의 공통 특성은, 수신된 신호와 국부적으로 생성된 신호 사이의 유사성을 측정하기 위해 제일 먼저 상관된다(correlated)는 것이다. 두 번째로, 이러한 유사성은 두 신호들이 동기되었는지 여부를 결정하기 위해서 임계값 (threshold value ; TH)에 비교된다. 만약 동기가 검출되면 추적 루프가 이어지고, 만약 동기가 검출되지 않으면 획득 과정은 국부적으로 생성된 PN 코드의 위상 변화를 제공하고 다른 상관(correlation)을 시도한다.

앞서 설명된 바와 같이, 위상을 복원하는 DSSS 통신 시스템을 동기 시스템이라 하며, 이 시스템은 크게 획득 시스템(acquisiton system)과 추적 시스템(tracking system)으로 구분된다. 특히, 상기 획득 시스템에 사용되는 알고리즘은 직렬 획득 방식과 병렬 획득 방식의 두 가지의 획득 방식이 있다. 병렬 획득 방식은 직렬 획득 방식에 비해서 N 배의 성능을 얻을 수 있지만, 성능 향상에 대응하는 만큼, 즉 N 배의 하드웨어가 요구되는 단점이 있기 때문에 통상적으로 직렬 획득 방식의 획득 시스템이 사용되고 있다.

도 1은 종래 기술에 따른 직렬 획득 방식에 의한 동기형 확산 대역 시스템의 수신 장치의 구성을 보여주는 회로도이다. 도 1을 참조하면, 종래 기술에 의한 동기형 확산 시스템의 수신 장치는, ADC(Analog-to-Digital Converter ; 10), 래치(11), PN 코드 발생기(12), 곱셈기(13), 누산기(14), 그리고 비교기(17)를 포함한다.

일반적인 디지털 시스템에서는 1 칩 주기당 N개의 샘플을 취하는(즉, N배의 칩 클럭 신호에 대응되는) ADC를 사용하는데, 이는 동기를 정확히 수행할수록 성능이 좋아지기 때문이다. 일반적으로, N이 무한대(∞)에 가까워질수록 시스템의 성능이 좋아지게 된다. 따라서, 시스템의 성능을 좋게 하기 위해서는 N이 무한대(∞)인 아날로그 시스템이 좋다. 그러나, 아날로그 시스템은 구현하기가 어렵기 때문에, 실제 회로의 구성에 있어서 상기 N은 어떤 임의의 한정된 숫자, 예를 들어 '8' 정도로 한정하여 사용한다.

종래 기술에 따른 획득 방식은 앞서 설명된 바와 같이, N배의 칩 클럭 신호에 대응하는 제 1 클럭 신호 (CLK1)에 따라 동작하는 아날로그-디지탈 변환기 (10)의 출력과 PN 코드 발생기 (12)로부터의 PN 코드 신호를 곱함으로써 PN 디스프레딩이 수행되고, 그 다음에 이를 축적하여 상관 동작을 수행한 후 임계값과 상관 값을 비교한다. 이때, 상관 값이 임계값보다 크면 획득이 성공하였다고 하고, 임계값보다 작으면 PN 코드 발생기 (12)에서 발생되는 PN 코드 신호를 홀드하여서 다음 위상에 대한 상관을 수행하도록 한다. 보다 상세한 상기 수신장치의 동작을 살펴보면 다음과 같다.

도 2는 칩 주기(chip period ; Nc)를 '5', N을 '4'라 가정할 때, 도 1에 도시된 종래 기술에 따른 동기형 확산 대역 시스템의 수신장치의 동작을 보여주기 위한 타이밍도이다. 도 2를 참조하면, 안테나로부터 수신된 입력 신호는 칩 클럭 신호의 N배에 대응되는 제 1 클럭 신호(CLK1)에 의해서 샘플링 되고, ADC(Analog-to-Digital Converter ; 10)에 의해서 디지털 신호(a₀, a₁, a₂, a₃, .... a₄₀, a₄₁, a₄₂, a₄₃)로 변환된다.

그러나, 칩율의 N 배로 동작하는 ADC(10)의 출력(a₀, a₁, a₂, a₃, .... a₄₀, a₄₁, a₄₂, a₄₃)은 모두 사용되지 않고, 칩 클럭 신호에 대응되는 제 2 클럭 신호(CLK2)에 응답해서 래치(11)를 통해 칩률로 표본화된다. 그리고, 곱셈기(13)는 상기 제 2 클럭 신호(CLK2)에 응답해서, 칩 주기당 하나씩 표본화된 ADC(10)의 출력(a₀, a₁₀, a₂₀, a₃₀, a₄₀)과 PN 코드 발생기(12)로부터 발생된 PN 코드(P₀, P₁, P₂, P₃, P₄)와의 곱셈을 수행함으로써 PN 축소 동작을 수행한다.

PN 축소 동작의 수행 후, 곱셈기(13)로부터 출력되는 데이터는, 제 2 클럭 신호(CLK2)에 응답해서, 누산기(14)에 의해 칩 주기 동안 누산되어 상관되고, 상관결과(C=a₀P₀+a₁₀P₁+a₂₀P₂+a₃₀P₃+a₄₀P₄)는 비교기(17)를 통해서 임계값(threshold)과 비교된다.

이 때, 상관 값이 임계값보다 크면 획득이 성공하였다고 하고, 임계값보다 작으면 PN 코드 발생기(12)에서 발생되는 PN 코드 신호를 홀드하여 적절한 위상(phase)으로 동기 될 때까지 입력 신호의 다른 위상에 대해 동기 및 상관 동작을 반복하여 수행한다.

앞에서 설명한 상기 직렬 획득 시스템의 획득 성공 여부 확인 동작을 수식으로 표현하면 아래 [수학식 1]과 같다.

여기서,

상관(correlation)이라 하며, 이 계산은, 앞에서 설명된 바와 같이, PN 축소 동작의 수행 후 곱셈기(13)로부터 출력되는 데이터가 상기 누산기(14)에 의해 'NC'개(예를 들면, 5개)의 칩 주기 동안 누산됨에 의해 수행된다.

도 2에 도시된 타이밍도를 참조하면, 종래 기술에 의한 직렬 획득 방식에 의한 동기형 확산 대역 시스템의 수신 장치는, 전체 칩 주기에 걸쳐 단 하나의 상관 결과(C)를 획득 값으로서 발생하며, 실제 상관 동작을 수행하는 데에는 1 칩 주기 동안 샘플링된 'N'개의 데이터 중 단지 '1'개의 샘플 데이터만이 사용되는 것을 알 수 있다. 따라서, 나머지 'N-1'개의 샘플 데이터가 ADC(10)를 통해 출력되는 동안 상기 수신 장치는 아무런 동작도 수행하지 않게 된다. 즉, 종래 기술에 따른 직렬획득 방식은 아날로그-디지탈 변환기(ADC)에 의해서 샘플링된 복수개의 신호들 중 하나만을 사용하여서 상관 동작이 수행되고 나머지 샘플링된 신호들이 출력되는 동안에 아무런 동작이 수행되지 않는다. 따라서, 칩 클럭 신호의 사이클에 대응하는 상관 동작의 시간이 비효율적으로 운용될 뿐만 아니라, 리소스(resource)의 낭비를 초래하게 된다.

따라서, 칩 클럭 신호의 사이클에 대응하는 상관 동작의 시간을 효율적으로 운용할 수 있고, 리소스의 낭비를 감소시킴으로써, 더 빠른 획득 동작을 수행할 수 있는 장치가 요구된다.

따라서 본 발명의 목적은 직렬 획득 방식에서 획득 시간을 단축할 수 있는 동기형 확산 대역 시스템의 수신 장치를 제공하는 것이다.

제1도는 종래 기술에 따른 직렬 획득 방식에 의한 동기형 확산 대역 시스템의 수신 장치의 구성을 보여주는 회로도.

제2도는 제1도에 도시된 종래 기술에 따른 동기형 확산 대역 시스템의 수신 장치의 동작을 보여주기 위한 타이밍도.

제3도는 본 발명에 따른 직렬 획득 방식에 의한 동기형 확산 대역 시스템의 수신 장치의 구성을 보여주는 회로도 그리고.

제4도는 제3도에 도시된 본 발명에 따른 동기형 확산 대역 시스템의 수신장치의 동작을 보여주기 위한 타이밍도.

〈도면의 주요부분에 대한 부호의 설명〉

10, 100 : 아날로그-디지탈 변환기 11 : 래치

12, 140 : PN 코드 발생기 13, 150 : 곱셈기

14, 180 : 누산기 17, 190 : 비교기

[구성]

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 직렬 획득 방식에 의한 확산 대역 (spread spectrum) 통신 시스템의 수신 장치에 있어서: 칩 클럭 신호의 N배에 대응되는 주파수를 가진 제 1 클럭 신호에 응답해서 수신된 신호를 샘플링하기 위한 아날로그-디지탈 변환기와; 상기 제 1 클럭 신호에 동기되어, 그 클럭 수를 순차적으로 계수하기 위한 카운터와; 상기 수신된 신호에 포함된 PN 코드 신호를 제거하기 위해서, 상기 칩 클럭 신호와 동일한 주파수를 가지는 제 2 클럭 신호에 동기된 PN 코드 신호를 발생하기 위한 PN 코드 발생기와; 상기 제 2 클럭 신호에 응답해서, 상기 아날로그-디지탈 변환기에 의해 샘플링된 상기 신호들을 저장하기 위한 메모리와; 상기 카운터에 의해 계수된 값에 응답해서, 상기 메모리에 저장된 샘플링 신호들을 하나씩 순차적으로 출력하기 위한 선택기와; 상기 PN 코드 신호 및 상기 선택기로부터 출력된 샘플링 신호를 곱하기 위한 곱셈기와; 상기 제 1 클럭 신호에 응답해서, 상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기로부터의 출력들을 누적한 획득값을 출력하기 위한 누산기; 그리고 상기 획득값과 소정의 임계값을 비교하여 상기 획득값이 상기 임계값보다 큰 경우 획득값이 유효함을 나타내는 획득 성공 신호를 출력하고, 상기 획득값이 상기 임계값보다 작은 경우 상기 PN 코드 발생기의 출력을 홀드시키기 위한 홀드 신호를 출력하기 위한 비교기를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 메모리는, 직렬로 연결된 N개의 쉬프트 레지스터들을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 누산기는, 상기 제 1 클럭 신호에 응답해서, 상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기의 출력들을 누적하기 위한 하나의 덧셈기 및 직렬로 연결된 N개의 래치 수단들을 포함하며, 상기 래채 수단들 중 상기 덧셈기의 출력에 연결되는 첫 번째 단에 배열된 래치 수단의 출력이 비교기의 입력으로 제공되고, 그리고 마지막 단에 배열된 래치 수단의 출력이 상기 덧셈기에 제공되는 것을 특징으로 한다.

[작용]

이와 같은 장치에 의해서, 칩 클럭 신호의 사이클 동안에 복수 개의 위상에 대한 상관 동작을 수행함으로써 획득 시간을 단축할 수 있다.

[실시예]

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.

도 3은 본 발명에 따른 직렬 획득 방식에 의한 동기형 확산 대역 시스템의 수신 장치의 구성을 보여주는 회로도이다.

도 3을 참조하면, 본 발명에 의한 동기형 확산 대역 시스템의 수신 장치는, 아날로그-디지탈 변환기(analog to digital convertor : ADC)(100), 메모리(memory)(110), 카운터(counter)(120), 멀티플렉서(multiplexer)(130), PN 코드 발생기(PN code generator)(140), 곱셈기(multiplier)(150), 누산기(accumulator)(180) 및 비교기(comparator)(190)를 구비한다. 이러한 구성에 의하면, 매 칩 클럭 사이클 동안에 복수 개의 위상에 대한 상관 동작을 수행할 수 있기 때문에 획득 시간을 단축할 수 있다.

도 4는 칩 주기(Nc)를 '5', N을 '4'라 가정할 때, 도 3에 도시된 본 발명에 따른 동기형 확산 대역 시스템의 수신장치의 동작을 보여주기 위한 타이밍도이다. 도 4를 참조하면, 본 발명에 의한 수신장치는, 종래 기술에 의한 수신장치가 하나의 획득 값(C)을 획득하는 동안 그것의 N배에 해당되는 'N'개(즉, 4개)의 획득값(C0, C1, C2, C3)을 획득할 수 있음을 알 수 있다. 도 3 및 도 4를 참조하여 본 발명에 의한 수신 장치의 동작을 살펴보면 다음과 같다.

먼저, 도 3에 도시된 아날로그-디지탈 변환기(100)는 칩 클럭 신호의 N배(실시예에서 N은 양의 정수)에 대응되는 주파수를 갖는(즉, 칩 클럭 신호 보다 N배 빠른) 제 1 클럭 신호(CLK1)에 응답하여 수신된 신호를 샘플링하며, 샘플링된 데이터는 도 4에 도시된 바와 같다. 그 다음에, 상기 샘플 신호(sample)는 칩 클럭 신호의 주파수를 갖는 제 2 클럭 신호(CLK2)에 응답하여서 메모리(110)에 저장된다. 상기 메모리(110)는 N개의 쉬프트 레지스터들로 이루어지며, 상기 제 2 클럭 신호(CLK2)에 응답하여서 제 1 클럭 신호(CLK1)에 동기된 샘플 신호(sample)를 각 쉬프트 레지스터에 순차적으로 저장한다.

다시 말해서, 예컨대 제 1 클럭 신호(CLK1)가 4MHz이고, 제 2 클럭 신호(CLK2)가 1MHz이고, 그리고 상기 메모리(110)를 구성하는 쉬프트 레지스터들의 수가 4개라고 하자. 이때, 상기 ADC(100)은 칩 클럭 신호의 매 사이클에서 4 개의 샘플 신호들을 출력하고, 그리고 메모리(110)의 쉬프트 레지스터들은 제 2 클럭 신호(CLK2)에 동기되기 때문에 칩 클럭 신호의 매 사이클에서 하나의 샘플 신호(sample)를 받아들인다. 즉, 도 4에 도시된 바와 같이, 칩률의 N배로 동작하는 ADC(100)의 출력은 칩률로 표본화되어 상기 메모리(110)를 구성하고 있는 제 1 내지 제 4 레지스터에 각각 저장된다.

그 다음에 카운터(120)는 제 1 클럭 신호(CLK1)에 동기 되어서 그 클럭 수를 순차적으로 계수한다. 이때, 멀티플렉서(130)는 제 1 클럭 신호(CLK1)의 매 사이클에서 메모리(110)에 구비된 N개의 레지스터로부터 출력되는 N개(예컨대, 4)의 샘플링된 신호(sample)들을 동시에 받아들인다. 그 다음에, 상기 샘플 신호들 중 상기 계수된 값에 대응하는 하나를 출력한다. 예컨대, 제 1 클럭 신호(CLK1)의 매 사이클 동안에(즉, 1 칩 주기당) 멀티플렉서(130)에서 출력되는 샘플 신호는 도 4에 도시된 바와 같이 N개(예컨대, 4개)가 된다.

그 다음에, 곱셈기(150)는 제 2 클럭 신호(CLK2)에 응답하여서 PN 코드 발생기(140)로부터 제공된 PN 코드 신호(PN code)와, 카운터(120)를 통해 계수된 값(S)에 응답해서 멀티플렉서(130)로부터 연속적으로 출력되는 샘플 신호들을 순차적으로 곱한다. 이때, 각 샘플 신호에 포함된 송신기(미도시됨)에서 첨가된 PN 코드 신호가 제거된다.

누산기(180)는 하나의 덧셈기(160)와 직렬 연결된 N개의 래치(170)들로 이루어지며, 각 래치(170)는 제 1 클럭 신호(CLK1)에 동기된다. 따라서, 누산기(180)는 상기 제 1 클럭 신호(CLK1)의 사이클마다 상기 곱셈기(150)로부터 제공된 신호들을 제 2 클럭 신호(CLK2)의 사이클 동안에 누산하게 된다. 그리고, 상기 래치(170)는 제 1 클럭 신호(CLK1)에 동기되어, N개의 획득값(correlation value : C0, C1, C2, C3)을 출력한다. 이와 같은 상기 누산기(180)의 동작 및 그 결과는 도 4에 도시된 바와 같다. 이 경우, 멀티 플렉서(130)는 제 1 클럭 신호(CLK1)에 응답해서, 입력된 샘플 신호들을 선택적으로(또는 순차적으로) 출력하여 이들을 곱셈기(150) 및 누산기(180)의 입력으로 사용하기 때문에, 칩 클럭 신호의 사이클에 대응하는 주기 동안에 N개(예컨대, 4개)의 위상에 대한 획득 동작이 수행될 수 있다. 결국, 종래에 비해서 획득 시간이 N배 단축될 수 있다.

그리고, 상기 누산기(180)로부터 제공된 획득값(C0, C1, C2, C3)을 입력받은 비교기(190)는 상기 획득값(C0, C1, C2, C3)과 소정의 임계값(TH)을 비교한다. 이때, 상기 획득값(C0, C1, C2, C3)이 상기 임계값(TH)에 비해서 클 때, 획득(acquisition)이 성공하였음을 나타내는 신호를 출력한다. 이와 반대로, 획득값(C0, C1, C2, C3)이 상기 임계값(TH)에 비해서 작을 때, PN 코드 발생기(140)에서 발생되는 위상을 칩 클럭 신호의 사이클만큼 지연시키기 위한 홀드 신호(HOLD)를 출력한다. 비교기(190)에 의해서 홀드 되는 동작은 종래의 그것과 동일하기 때문에 그에 대한 상세한 설명은 여기서 생략된다.

앞에서 설명한 바와 같이, 종래 기술에 의한 직렬 방식의 확산 대역 통신 시스템의 수신장치는, 1 칩 주기 당 N개의 샘플을 취하는 ADC를 사용함에도 불구하고, 실제 상관(correlation)을 수행하는데 있어서는 1 칩 주기 당 단지 1개의 데이터만 사용하기 때문에, 사용되는 1개의 데이터를 제외한 N-1개의 데이터가 출력되는 동안에는 아무런 동작도 수행하지 않아 리소스의 낭비를 가져왔었다.

그러나, 본 발명에 의한 직렬 방식의 확산 대역 통신 시스템의 수신장치는, 1칩 주기 당 서로 다른 N개의 위상에 대한 상관을 수행할 수 있다. 즉, 칩 클럭 신호의 사이클에 대응하는 주기 동안에 N개의 위상에 대한 획득 동작을 수행할 수 있다. 그 결과, 종래에 비해서 획득 시간이 N배 단축될 수 있다. 따라서, 칩 클럭 신호의 사이클에 대응하는 상관 동작의 시간을 효율적으로 운용할 수 있고, 리소스의 낭비를 감소시킴으로써, 더 빠른 획득 동작을 수행할 수 있다.

상기한 바와 같이, 칩 클럭 신호에 따라 동작하는 쉬프트 레지스터들, 카운터, 멀티플렉서, 그리고 누산기를 통해서 칩 클럭 신호의 사이클마다 복수 개의 위상에 대한 상관 동작을 수행함으로써, 칩 클럭 신호의 사이클에 대응하는 상관 동작의 시간을 효율적으로 운용할 수 있고, 리소스의 낭비를 감소시킴으로써 획득 시간을 단축할 수 있다.

Claims

직렬 획득 방식에 의한 확산 대역 (spread spectrum) 통신 시스템의 수신 장치에 있어서: 칩 클럭 신호의 N배에 대응되는 주파수를 가진 제 1 클럭 신호에 응답해서 수신된 신호를 샘플링하기 위한 아날로그-디지탈 변환기와; 상기 제 1 클럭 신호에 동기되어, 그 클럭 수를 순차적으로 계수하기 위한 카운터와; 상기 수신된 신호에 포함된 PN 코드 신호를 제거하기 위해서, 상기 칩 클럭 신호와 동일한 주파수를 가지는 제 2 클럭 신호에 동기된 PN 코드 신호를 발생하기 위한 PN 코드 발생기와; 상기 제 2 클럭 신호에 응답해서, 상기 아날로그-디지탈 변환기에 의해 샘플링된 상기 신호들을 저장하기 위한 메모리와; 상기 카운터에 의해 계수된 값에 응답해서, 상기 메모리에 저장된 샘플링 신호들을 하나씩 순차적으로 출력하기 위한 선택기와; 상기 PN 코드 신호 및 상기 선택기로부터 출력된 샘플링 신호를 곱하기 위한 곱셈기와; 상기 제 1 클럭 신호에 응답해서, 상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기로부터의 출력들을 누적한 획득값을 출력하기 위한 누산기; 그리고 상기 획득값과 소정의 임계값을 비교하여 상기 획득값이 상기 임계값보다 큰 경우 획득값이 유효함을 나타내는 획득 성공 신호를 출력하고, 상기 획득값이 상기 임계값보다 작은 경우 상기 PN 코드 발생기의 출력을 홀드시키기 위한 홀드 신호를 출력하기 위한 비교기를 포함하는 것을 특징으로 하는 획득 시간을 단축할 수 있는 확산 대역 통신 시스템의 수신 장치.
제1항에 있어서, 상기 메모리는, 직렬로 연결된 N개의 쉬프트 레지스터들을 포함하는 것을 특징으로 하는 획득 시간을 단축할 수 있는 확산 대역 통신 시스템의 수신 장치.
제1항에 있어서, 상기 누산기는, 상기 제 1 클럭 신호에 응답해서, 상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기의 출력들을 누적하기 위한 하나의 덧셈기 및 직렬로 연결된 N개의 래치 수단들을 포함하며, 상기 래치 수단들 중 상기 덧셈기의 출력에 연결되는 첫 번째 단에 배열된 래치 수단의 출력이 비교기의 입력으로 제공되고, 그리고 마지막 단에 배열된 래치 수단의 출력이 상기 덧셈기에 제공되는 것을 특징으로 하는 획득 시간을 단축할 수 있는 확산 대역 통신 시스템의 수신 장치.