KR100266322B1 - 피디피 텔레비전의 디지털데이터 분리처리장치 - Google Patents

Abstract

본 발명은 PDP 텔레비전의 데이터처리에 관한 것이다. 메모리로부터 많은 양의 디지털영상데이터를 빠른 시간에 쉬프트하기 위해서는 빠른 주파수가 필요하게 된다. 그러므로 빠른 주파수를 사용할 때에는 글리치 등의 문제가 발생하여 PDP 텔레비전의 디지털회로의 안정성에 문제가 있다. 본 발명에서는 데이터처리를 신속하고 안정성 있게 처리하기 위해서 안테나로 수신되는 아날로그 복합영상신호를 아날로그-디지털변환기(ADC)에서 디지털처리하여 PISO단(Parallel Input Serial Output)에 8비트씩 디지털영상데이터를 병렬로 입력하고 이를 메모리부에 8비트씩 씨리얼하게 출력하는 PDP의 데이터처리 장치에 있어서, 상기의 ADC부에서 출력신호를 입력받는 PIPO단에서 출력되는 신호를 상하위로 분리하여 상위 데이터처리부와 하위 데이터처리부로 데이터를 인가하여 처리하는 장치를 제시한다. 상기 본 발명의 상위 데이터처리부의 각 데이터처리부는 제1메모리부, 제1데이터인터페이스부 및 제1어드레스구동IC로 구성하고, 상기의 하위 데이터처리부의 각 데이터처리부는 제2메모리부, 제2데이터인터페이스부 및 제2어드레스구동IC로 구성하고 있다. 상기의 상위 데이터처리부와 하위 데이터처리부의 출력신호가 PDP에 인가되어 계조처리를 하도록 구성된 발명이다.

Description

피디피 텔레비전의 디지털데이터 분리처리장치

본 발명은 피디피(PDP;Plasma Display Panel)텔레비전의 디지털영상데이터의 쉬프트처리장치에 관한 것이다. 특히, 반복성 있는 데이터의 성격을 이용하여 데이터를 2분하여 분리처리하기 위한 피디피 텔레비전의 데이터분리처리장치에서 디지털처리된 데이터를 병렬처리하기 위한 PISO(Parallel Input Serial Output)단을 물리적으로 2분하여 각각 데이터처리를 행하지 않고 하나의 PISO단을 사용하여 적절항 선택신호를 형성하여 데이터처리를 하는 피디피 텔레비전의 디지털데이터 분리처리장치(A digital data processing apparatus for plasma display panel television)에 관한 것이다.

PDP 텔레비전은 PDP 계조처리를 위한 구동방법으로 1필드(60Hz)를 몇개의 서브필드로 나누고, 각 서브필드에 해당하는 영상데이터를 PDP구동부의 어드레스구동IC를 통하여 라인 또는 데이터의 블록단위로 패널에 기입하고, 총 방전유지기간으로 계조처리를 한다. 이 때 그 계조처리는 하나의 수직동기(V-sync.)구간 동안 PDP 패널의 각 전극에 구동펄스를 인가하여 전 화면 기입 또는 소거, 데이터기입, 방전유지라는 동작을 반복하여 화면을 표시하는 순서로 이루어진다. 이와같은 PDP 평판디스플레이기의 구동방법은 CRT를 이용한 일반 텔레비전의 구동방법과는 다르다.

특히, 계조처리에 관한 방법에 있어서 일반 텔레비전의 경우는 전자총이 한 화소씩 순차적으로 주사하는 방식을 채용하며, 그 계조처리는 아날로그 방식에 의해 구동되는 간단한 구동회로로 이루어져 있으며, 구동속도가 수십나노초(㎱)로서 매우 빠른 편이나 고선명 텔레비전(HDTV)과 같이 화소수가 수백만개로 늘어날 경우 수백만 화소의 구동을 한 화소씩 주사하는 방식으로 구현하기는 매우 곤란하다. 그러나 PDP의 경우에는 한 화소씩 주사하는 방식이 아니라 기체방전의 강한 비선형성 특성을 이용한 행구동방식을 이용한다. 여기에서 비선형성이란 기체방전의 하나의 특징으로서, 기체방전 현상이 기체의 이온화 과정을 통한 전리에 의한 것이므로 이러한 이온화 반응이 충분히 일어날 수 있는 방전전압 이상의 전압이 인가될 때만 방전이 일어나며, 그 이하의 전압에 대해서는 방전이 일어나지 않는 기체방전의 하나의 특성이다. PDP는 일반적으로 일정한 전압을 갖는 연속적인 펄스에 의해 구동되며, 계조표시는 아날로그방식이 아니라 디지털방식에 의해 구현된다. 그러므로 디지털데이터를 처리하기 위한 구성과 작용으로 PDP 텔레비전의 시스템이 운영된다. PDP의 계조처리를 위한 구동방법은 메모리부에 저장되는 1필드의 영상데이터를 1라인 분량의 우수라인 데이터의 독취후 기수라인 데이터의 독취가 하나의 수직동기구간에 반복적으로 수행하는 것이 일반적이다. 이 경우 1 필드를 여러개의 서브필드(256 계조 - 8 서브필드)로 나누고 각 서브필드에 해당하는 영상데이터를 차례로 독취하여 데이터인터페이스부로 제공하는 방법으로 이루어져 있다.

도 1은 상기의 PDP 텔레비전의 데이터처리를 설명하기 위한 종래기술의 블록도이다. 안테나로부터 수신된 아날로그 복합영상신호를 처리하는 미도시된 아날로그신호처리부와, 상기의 아날로그신호처리부로부터 입력된 아날로그 복합영상신호를 디지털화하는 ADC(1)와, 상기의 ADC(1)로부터 디지털 RGB 데이터를 8비트씩 병렬(Parallel)로 입력받아서 차례(Serial)로 상기의 RGB 데이터를 8비트단위로 출력하는 PISO(Parallel Input Serial Output)단(2)과, 상기의 PISO단(2)으로부터 시리얼하게 입력된 8비트의 RGB 데이터를 재배열하기 위한 메모리부(3)와, 상기의 메모리부(3)로부터 데이터를 교번으로 읽어서 PDP 계조처리에 적합한 데이터스트림 형태로 출력하는 데이터인터페이스부(4)와, 상기의 데이터인터페이스부(4)로부터 입력된 데이터를 PDP(7)에 디스플레이시키기 위한 제어신호를 상기의 RGB 데이터와 함께 출력하는 어드레스구동IC(5), 그리고 상기의 PISO단(2), 메모리부(3), 데이터인터페이스부(4) 및 어드레스구동IC(5)에 필요한 제어신호를 제공하는 타이밍콘트롤러(6)로 구성되어 있다.

상기의 PDP 텔레비전의 데이터처리장치를 개략적으로 설명하기로 한다. PDP 텔레비전의 데이터처리는 디지털데이터의 특성상 병렬로 들어온 데이터를 시리얼하게 처리하는 방법을 사용하기 위해서 PISO단을 두고있는 것이 일반적이다.

도 3은 상기의 종래기술에서 데이터를 병렬(Parellel)로 읽어서 차례로 기입하는 데이터처리의 개념을 설명하기 위한 도면이다. PDP 텔레비전에서 데이터를 처리하는 과정을 살펴보면, 상기의 메모리부(3)에서는 PDP 계조처리를 위해서는 1필드의 영상데이터를 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB)부터 최하위 비트(LSB)까지 재배열한다. 즉, ADC부(2)에서 병렬(MSB~LSB)로 제공되는 영상 데이터가 프레임메모리의 한 어드레스에 동일한 가중치를 갖는 비트들로 저장되도록 재배열 한다.

ADC부(2)에서 제공하는 RGB 영상데이터를 연속적으로 재배열하기 위해 제1, 제2 쉬프트레지스터 2개를 마련하고, 이들이 교번으로 로드(Load)와 쉬프트(Shift)동작을 반복하도록 한다. 또한 한 장의 RGB 영상데이터(853×3(RGB)×480×8Bits≒10Mbit)를 저장할 수 있는 프레임메모리도 2개를 마련하여 이들이 프레임 단위로 쓰기(Write), 읽기(Read)동작을 교번으로 수행함으로써 연속적으로 영상데이터를 저장하여 디스플레이할 수 있도록 한다. 즉, 메로리부(3)의 제1 쉬프트레지스터에서 우선 도 3의 A부분의 데이터 최상위비트(MSB)부터 최하위비트(LSB)까지 읽고 읽어들인 데이터의 1라인분량에 해당하는 것을 상기의 제1 프레임메모리에 저장한다. 한편, 제1 프레임메모리에서 저장을 하는 동안 제2 쉬프트레지스터는 도 3의 B부분의 데이터 최상위비트(MSB)부터 최하위비트(LSB)까지 읽어서 역시 1라인분량의 데이터를 제2 프레임메모리에 저장한다. 이러한 일련의 작용을 행하여 PDP 계조처리를 한다.

그러나 상기와 같은 종래의 데이터처리장치에서는 짧은 시간에 한번에 처리해야 하는 데이터량이 과다하므로 메모리부(3)와 데이터인터페이스부(4)의 데이터를 인터페이스하기 위해서 필요한 클럭의 주파수가 높아서 로직시스템에 글리치(Glitch) 및 노이즈가 발생하는 문제점이 있었다.

상기와 같은 종래기술의 문제점을 해결하기 위해서 발명한 것으로, 본 발명의 목적은 상기의 PDP 텔레비전에서 데이터처리에 일정한 규칙성이 존재하는 것을 이용하여 데이터를 2분하여 분리처리함으로써 데이터처리에 필요한 클럭의 주파수를 낮추고, PCB상의 레이아웃이 간략화 될 수 있는 데이터분리처리장치를 본 발명의 출원인이 선출원한 1997년 특허출원 제52431호의 중요한 발명의 내용으로 제시한 바가 있다. 도 4는 상기의 선출원에 제시된 데이터분리처리장치에 대한 블록도이다.

안테나로부터 수신된 아날로그 복합영상신호를 디지털화하는 ADC(10)와, 상기의 ADC(10)로부터 디지털 RGB 데이터를 8비트씩 병렬(Parallel)로 입력받아서 차례(Serial)로 상기의 RGB 데이터를 8비트단위로 출력하는 PISO(Parallel Input Serial Output)단(21)과, 상기의 PISO단(21)으로부터 시리얼하게 입력된 8비트의 RGB 데이터를 재배열하기 위한 메모리부(22)와, 상기의 메모리부(22)로부터 데이터를 교번으로 읽어서 PDP 계조처리에 적합한 데이터스트림 형태로 출력하는 데이터인터페이스부(23)와, 상기의 데이터인터페이스부(23)로부터 입력된 데이터를 PDP(50)에 디스플레이시키기 위한 제어신호를 상기의 RGB 데이터와 함께 출력하는 어드레스구동IC(24)로 이루어진 제1 데이터처리부(20)와,

상기의 ADC(10)로부터 디지털 RGB 데이터를 8비트씩 병렬(Parallel)로 입력받아서 차례(Serial)로 상기의 RGB 데이터를 8비트단위로 출력하는 PISO단(31)과, 상기의 PISO단(31)으로부터 시리얼하게 입력된 8비트의 RGB 데이터를 재배열하기 위한 메모리부(32)와, 상기의 메모리부(32)로부터 데이터를 교번으로 읽어서 PDP 계조처리에 적합한 데이터스트림 형태로 출력하는 데이터인터페이스부(33)와, 상기의 데이터인터페이스부(33)로부터 입력된 데이터를 PDP(50)에 디스플레이시키기 위한 제어신호를 상기의 RGB 데이터와 함께 출력하는 어드레스구동IC(34)로 이루어진 제2 데이터처리부(30)와, 그리고 상기의 제1 데이터처리부(20) 및 제2 데이터처리부(30)에 제어신호를 제공하는 타이밍콘트롤러(40)로 구성되어 있다.

이하 상기의 구성의 작용에 대하여 간략히 설명하기로 한다. 우선, 상기의 선출원의 기술사상을 구현하는데 동기가 된 PDP 계조처리의 특성에 대하여 설명하기로 한다. 도 2는 PDP 패널에 디스플레이되는 칼라 PDP 텔레비전의 계조처리의 특성을 설명하기 위한 도면이다. 도 2에 도시한 바와 같이 PDP 패널에 디스플레이되는 RGB의 배열이 상측에는 (R1,B1,G2), (R3,B3,G4), (R5,B5,G6),……와 같이 나타나고, 하측에는 (G1,R2,B2), (G3,R4,B4), (G5,R4,B4),……로 나타난다. 그러므로 R과 B에 대해서 살펴보면 상측에서는 홀수번째의 것으로 나타나고 하측에서는 짝수번째의 것이 나타난다. 그리고 G는 상측에 짝수번째의 것이 나타나고 하측에 홀수번째의 것이 나타난다. 따라서 RGB에 대한 데이터를 상측과 하측으로 분리해서 처리하는 것이 가능하다.

그러나 상기의 종래의 선행 발명의 구성에서는 아날로그영상신호를 디지털영상데이터로 변환하여 출력하는 ADC(100)로부터 출력되는 디지털신호를 2분하여 처리하기 위해서 PISO단(21,31)을 각각 사용하고 있다.

상기의 종래기술의 데이터분리처리장치는 PISO단(21,31)을 각각 두고 ADC(100)에서 데이터를 분리, 입력하여 행함으로써 디지털신호처리의 복잡성과 시스템의 고성능 레이아웃을 구현하는데 문제점이 있었다.

본 발명은 상기의 종래기술의 문제점을 해결하기 위해서 한 것으로, 본 발명의 목적은 PDP 텔레비전의 처리속도 개선과 안정성을 확보하기 위한 디지털데이터 분리처리장치에서 ADC로부터 입력되는 디지털신호가 하나의 PISO단에서 신호적으로 분리처리할 수 있는 디지털데이터 분리처리장치를 제공하는데 있다.

상기의 본 발명의 목적을 달성하기 위한 기술사상으로 아날로그영상신호를 디지털영상신호로 변환처리를 하는 ADC와, 이 ADC로부터 출력되는 디지털신호를 수신하는 PISO단과, 이 PISO단에서 교번의 선택신호를 형성하여 그 선택신호에 의해서 상위 N/2(N은 짝수의 자연수)개의 데이터처리부와 하위 N/2개의 데이터처리부에 인가하고 상기 선택신호를 상위 데이터처리부, 하위 데이터처리부의 상하 각각의 데이터인터페이스부로 출력시켜 PDP 계조처리를 하는 구성의 발명을 제시한다.

도 1은 종래의 PDP 텔레비전의 데이터처리장치의 개략적인 블록도이다.

도 2는 PDP 패널에서의 RGB데이터 처리를 설명하기 위한 도면이다.

도 3은 도 1의 종래기술의 데이터처리를 설명하기 위한 도면이다.

도 4는 PDP 텔레비전의 개량된 데이터분리처리장치 블록도이다.

도 5은 본 발명의 디지털영상데이터 분리처리장치의 블록도이다.

도 6은 도 5의 PISO단으로부터 메모리부를 통하여 데이터인터페이스부로 데이터를 쉬프트하는 과정을 설명하기 위한 도면이다.

도 7은 도 5의 본 발명의 PISO단에서 디지털영상데이터를 2분하여 출력시키기 위한 선택신호 파형도이다.

도 8는 도 6의 본 발명의 데이터처리를 설명하기 위한 도면이다.

＜도면의 주요부분에 대한 부호의 설명＞

1,10,100 : ADC 2,21,31,110 : PISO단

3,22,32 : 메모리부 4,23,33 : 데이터인터페이스부

5,24,34 : 어드레스구동IC 6,40,150 : 타이밍콘트롤러

7,50,190 : PDP 120 : 제1메모리부

130 : 제1데이터인터페이스부 140 : 제1어드레스구동IC

160 : 제2메모리부 170 : 제2데이터인터페이스부

180 : 제2데이터인터페이스부 180 : 제2어드레스구동IC

131 : 제1데이터인터페이스부A 132 : 제1데이터인터페이스부C

171 : 제2데이터인터페이스부B 172 : 제2데이터인터페이스부D

이하에서는 본 발명의 목적을 달성하는데 적합한 실시예에 대하여 그 구성 및 작용에 대하여 첨부도면을 참조하면서 상세히 설명하고자 한다.

도 5은 본 발명의 실시예의 개략적인 블록도이다. 미도시된 안테나로부터 수신된 NTSC 아날로그영상신호를 디지털영상데이터로 변환하는 ADC(100), 상기 ADC(100)로부터 출력되는 데이터를 인가받아 디지털 RGB 데이터를 8비트씩 병렬(Parallel)로 입력받아서 차례(Serial)로 상기의 RGB 데이터를 8비트단위로 출력하는 PISO단(110)과, 상위 데이터처리부, 하위 데이터처리부, 타이밍콘트롤러부(150)로 구성된다. 상기의 상위 데이터처리부의 제1 데이터처리부는 상기의 PISO단(110)으로부터 시리얼하게 입력된 8비트의 RGB 데이터를 재배열하기 위한 제1메모리부(120)와, 상기의 제1메모리부(120)로부터 데이터를 교번으로 읽어서 PDP 계조처리에 적합한 데이터스트림 형태로 출력하는 제1데이터인터페이스부(130)와, 상기의 제1데이터인터페이스부(130)로부터 입력된 데이터를 PDP(190)에 디스플레이시키기 위한 제어신호를 상기의 RGB 데이터와 함께 출력하는 제1어드레스구동IC(140)로 이루어지며,

상기 하위 데이터처리부의 제2 데이터처리부는 상기의 PISO단(110)으로부터 시리얼하게 입력된 8비트의 RGB 데이터를 재배열하기 위한 제2메모리부(160)와, 상기의 제2메모리부(160)로부터 데이터를 교번으로 읽어서 PDP 계조처리에 적합한 데이터스트림 형태로 출력하는 제2데이터인터페이스부(170)와, 상기의 제2데이터인터페이스부(170)로부터 입력된 데이터를 PDP(190)에 디스플레이시키기 위한 제어신호를 상기의 RGB 데이터와 함께 출력하는 제2어드레스구동IC(180)로 이루어진다.

또한 타이밍콘트롤부(150)는 상기 PISO단(110)에 제어신호를 인가하고, 제1 데이터처리부의 제1메모리부(120), 제1데이터인터페이스부(130) 및 제1어드레스구동IC(140)과 제2 데이터처리부의 제2메모리부(160), 제2데이터인터페이스부(170) 및 제2어드레스구동IC(180)에 제어신호를 제공한다.

상기의 상위 데이터처리부는 제1 데이터처리부(200)로부터 제 N-1 데이터처리부(400)로 분리되어 구성되고, 하위 데이터처리부(300)도 상기 상위 데이터처리부와 동수로써 제2 데이터처리부(300)로부터 제N 데이터처리부(500)로 분리되어 구성된다.

상기의 PDP 텔레비전에서 화면표시를 위해서는 미도시된 아날로그신호처리부에서 안테나로부터 수신된 NTSC 복합영상신호를 입력받아 아날로그 RGB 색신호와 수평 및 수직동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 ADC부(100)에 공급한다. 이 APL은 PDP 텔레비전의 밝기 개선을 위해 사용된다. NTSC 복합영상신호는 비월주사(Interlaced scanning) 방식으로 1프레임이 우수, 기수의 2필드로 구성되어 있고, 수평동기신호는 약 15.73KHZ, 수직동기신호는 약 60Hz의 주파수를 갖는다. 복합영상신호로부터 분리한 음성신호는 음성증폭기를 거쳐 직접 스피커로 출력한다.

상기의 ADC부(100)는 아날로그 복합영상신호를 입력으로 받아 디지털데이터로 변환하여 상기의 PISO단(110)에 디지털신호인 RGB 데이터를 8비트씩 병렬(MSB~LSB)로 인가한다. ADC부(100)는 증폭부, 클럭생성부, 샘플링 영역 설정부, 그리고 데이터 맵핑부로 나뉜다. 상기의 ADC부(100)에서 증폭부는 아날로그 RGB 색신호 및 APL 신호를 양자화시키기에 적당한 신호레벨로 증폭하고, 수평 및 수직동기신호를 일정한 위상으로 변환하여 출력한다. 그리고 클럭생성부는 샘플링클럭은 반드시 입력동기신호에 동기된 클럭을 사용하여야 하는데, 이를 위해서는 PLL(Phase Locked Loops)을 사용하여 클럭을 생성한다. PLL은 입력동기신호에 동기된 클럭을 출력한다. 만약 입력동기신호에 동기된 클럭을 사용하지 않을 경우에는 디스플레이되는 영상의 수직직선성이 보장되지 않는다. 또한 샘플링 영역은 수직위치와 수평위치로 설정된다. 수직위치구간은 입력신호중 영상정보가 있는 라인만을 설정하는 펄스이고, 수평위치구간은 수직위치로 설정된 라인중 영상정보가 있는 시간만을 설정하는 펄스이다. 수직위치구간과 수평위치구간은 샘플링을 하는 기준이 된다. 이때에 우수, 기수필드 각각 240 라인씩, 총 480 라인이 선택된다. 수평위치구간은 선택된 라인마다, 최소 853개의 샘플링클럭이 존재할 수 있는 시간이 되어야 한다.

상기의 ADC부(100)의 데이터맵핑부는 ADC부에서 출력된 RGB 영상데이터를 PDP의 밝기 특성에 부합하는 데이터로 맵핑하여 출력한다. 즉, ROM에 몇가지 벡터테이블을 마련해놓고 디지털화된 APL데이타에 따라 최적의 벡터테이블을 선택하여, ADC부(100)에서 출력된 RGB 영상데이터를 1:1 맵핑하여 개선된 RGB 영상데이터 형태로 상기의 PISO단(110)에서는 병렬로 인가한다. 상기의 PISO단(110)에서는 입력된 1라인의 RGB 데이터를 프레임메모리에 저장하도록 제1메모리부(120)로 출력한다.

상기의 제1메모리부(120)에서는 PDP 계조처리를 위해서는 1필드의 영상데이터를 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB)부터 최하위 비트(LSB)까지 재배열한다. 즉, PISO단(110)에서 병렬(MSB~LSB)로 제공되는 영상 데이터가 프레임메모리의 한 어드레스에 동일한 가중치를 갖는 비트들로 저장되도록 재배열 한다. 또한, 비월주사(Interlaced scanning)방식으로 입력되는 영상데이터를 순차주사(Progresive scanning)방식으로 변환하여 디스플레이하므로 1프레임 분량의 영상데이터를 저장할 영역이 필요하게 된다.

PISO단(110)에서 제공하는 RGB 영상데이터를 연속적으로 재배열하기 위해 제1, 제2 쉬프트레지스터 2개를 마련하고, 이들이 교번으로 로드(Load)와 쉬프트(Shift)동작을 반복하도록 한다. 또한 한 장의 RGB 영상데이터(853×3(RGB)×480×8Bits≒10Mbit)를 저장할 수 있는 프레임메모리도 2개를 마련하여 이들이 프레임 단위로 쓰기(Write), 읽기(Read)동작을 교번으로 수행함으로써 연속적으로 영상데이터를 저장하여 디스플레이할 수 있도록 한다.

제1데이터인터페이스부(130)는 상기 제1메모리부(120)로부터 넘어오는 RGB 영상데이터를 임시 저장하였다가 제1어드레스구동IC(140)에서 요구하는 데이터 형태로 맞추어 제공하는 역할을 한다. PDP에 화면을 표시하기 위해서는 제1메모리부(120)에서 출력되는 RGB 화소의 배치에 맞게 배열되어 제1어드레스구동IC(140)에 공급되어야 하기 때문에 제1데이터인터페이스부(130)가 필요하다.

디스플레이의 사이즈가 853×3(R,G,B)×480인 경우, 제1데이터인터페이스부(130)에서는 1라인 분량(853×3=2559비트)의 데이터를 임시 저장하여야 하고 또한 데이터의 연속성을 보장(입력과 출력을 동시에 수행)하여야 하므로 2라인 분량(2559×2=5118비트)의 임시 저장장소가 필요하다. 즉, 제1메모리부(120)로부터 RGB 영상데이터 각각 8비트씩 총 24비트의 데이터가 차례로(107회) 제1임시저장영역에 입력되면서(24bits×107=2598bits), 이와 동일한 시간 간격으로 제2 임시저장영역의 이전 1라인 분량의 데이터가 제1어드레스구동IC(140)에서 요구하는 데이터스트림의 형태로 출력된다. 이와 같은 입출력 동작은 제1, 제2임시저장영역에서 교대로 일어나게 된다. 즉, 제1임시저장영역이 입력모드, 제2임시저장영역이 출력모드로 동작한 후, 그 다음에는 그 역으로의 동작을 반복한다.

제1데이터인터페이스부(130)는 임시저장된 영상데이터를 제1어드레스구동IC(140)로 출력할 때, 각 구동 IC에 1비트의 데이터, 총 64비트의 영상데이터를 데이터스트림의 형태로 제공한다. 이와 같이 영상데이터가 제1어드레스구동IC(140)에 차례로(40회) 입력되면서, 병렬로 쉬프트되면 1라인 분량(64비트×40≒2559비트)의 영상데이터가 제1어드레스구동IC(140)에 모두 로드되게 된다. 이 과정은 다른 임시저장영역의 입력모드 동작시간과 동일해야 하므로 입력모드는 출력모드에 비해 2배의 주파수로 동작되어야 한다. 또한 제1데이터인터페이스부(130)로부터 제1어드레스구동IC(140)로 제공되는 데이터스트림도 적당한 전압레벨로 높여 PDP 패널에 선택적 기입이 가능하도록 한다. 상기와 같은 PDP 계조처리를 위해서 하는 작용에 필요한 제어신호를 타이밍콘트롤러(150)에서 제공한다.

도 6은 상기의 도 5의 주요부인 PISO단(110), 제1,제2메모리부(120,160) 및 인터페이스부의 데이터처리 관계를 설명하기 위한 도면이다. 본 발명에 의한 데이터처리장치에 의해서 PDP(190)에 계조처리를 함에 있어서, 제1, 제2메모리부(120,160)에 의해서 좌우로 양분되고(제1인터페이스, 제2인터페이스), 제1메모리부(120)로부터 출력되는 데이터가 상하(제1데이터인터페이스부A, 제1데이터인터페이스부C)로 구분되고 또한 제2메모리(160)에 의해서 출력되는 데이터가 상하(제2데이터인터페이스부B, 제2데이터인터페이스부D)부분으로 나뉘어 인가된다.

상기의 ADC(100)로부터 인가된 디지털데이터를 병렬로 2분하여 상기의 제1데이터처리부 및 제2데이터처리부의 각 데이터부(120,160)로 쉬프트하는 작용은 도 8의 파형도를 참조하면서 설명하기로 한다. PISO단(110)애서는 입력되는 디지털데이터를 상기의 제1메모리부(120)와 제2메모리부(160)로 분할하여 출력시키기 위해서 선택신호를 생성하여 교번으로 데이터를 쉬프트시킨다. 이렇게 해서 PISO단(110)의 출력이 한라인에서 1~853/2까지는 제1메모리부(120)에 인가하고, 823/2~853까지는 제2메모리로 출력된다.

도 8는 상기의 본 발명의 데이터분리처리장치에 의해서 처리되는 데이터를 설명하기 위한 개념도이다. 상기의 PISO단(110)에서 교번으로 입력되는 데이터를 제1메모리부(120)에서는 제1 쉬프트레지스터가 도 8의 A(1)의 데이터를 병렬로 읽어들여서 이를 프레임메모리에 기입을 하는 동안 제2 쉬프트레지스터는 도 8 B(1)의 데이터를 병렬로 읽어들인 다음 제1 쉬프트레지스터가 다시 읽어들이기를 할 때, 데이터를 프레임메모리에 차례로 저장한다. 이러한 데이터 쉬프트 과정을 제1 데이터처리부와 제2 데이터처리부에서 동시에 행한다. 즉, 제1 데이터처리부에서는 상기의 도 2의 상측에 해당되는 홀수번째 RGB 데이터를 처리하고, 제2 데이터처리부에서는 도 2의 하측에 해당하는 짝수번째 RGB 데이터를 제1 데이터처리부와 동시에 행한다.

또한 본 발명은 인터페이스부의 데이터처리부를 2 이상의 소정의 개수로 분리하여 더욱 PDP 디지털회로의 안정적인 처리를 꾀할 수 있다.

이상의 설명에서 알 수 있다시피 본 발명은 PDP 디지털회로의 안정성을 위해 메모리부, 인터페이스부 등의 데이터처리부를 소정의 개수로 등분하여 처리함으로써 디지털 PCB상의 패턴들의 꼬임이 없이 간략화 할 수 있고, 또한 데이터를 인터페이스하기 위한 클럭의 주파수를 낮추어 디지탈로직의 글리치(glitch)나 노이즈를 방지할 수 있는 효과가 있고, 디지털데이터를 분리처리하는 장치에 있어서, 상위 데이터처리부와 하위 데이터처리부로 인가되는 데이터를 하나의 PISO단(110)에서 자체에서 형성한 선택신호를 사용하여 교번으로 처리함으로써 PDP 데이터분리처리장치의 시스템의 단순화와 신호처리의 고신뢰성을 추구할 수 있는 효과가 있다.

Claims (2)

1. 안테나로부터 수신된 아날로그영상신호를 디지털신호로 변환하여 PDP 계조처리를 하는 PDP 텔레비전시스템에 있어서,

   상기의 아날로그영상신호를 디지털화 하는 아날로그-디지털변환수단과,

   상기의 아날로그-디지털변환수단으로부터 디지털 RGB 데이터를 8비트씩 병렬(Parallel)로 입력받아서 차례(Serial)로 상기의 RGB 데이터를 8비트단위로 출력하는 데이터입출력수단과,

   상기의 데이터입출력수단으로부터 디지털데이터를 상, 하위로 분리하여 선택신호의 제어에 의해서 상위부분에 해당하는 디지털데이터를 수신하여 처리하는 상위 데이터처리부와, 하위부분에 해당하는 디지털데이터를 수신하여 처리하는 하위 데이터처리부와,

   상기 상위 및 하위 데이터처리부의 출력신호를 인가받아 화면처리를 하는 PDP(190)를 포함하는 피디피 텔레비전의 디지털데이터 분리처리장치.
2. 제 1 항에 있어서, 상기의 상위 데이터처리부의 각 데이터처리부는 상기의 데이터입출력수단으로부터 차례(serial)로 입력된 8비트의 RGB 데이터를 재배열하기 위한 제1메모리부(120)와,

   상기의 제1메모리부(120)로부터 RGB 데이터를 교번으로 읽어서 PDP 계조처리에 적합한 데이터스트림 형태로 출력하는 제1데이터인터페이스부(130)와,

   상기의 제1데이터인터페이스부(130)로부터 입력된 데이터를 PDP(190)에 디스플레이시키기 위한 제어신호를 상기의 RGB 데이터와 함께 출력하는 제1어드레스구동IC(140)로 구성되고,

   상기의 하위 데이터처리부의 각 데이터처리부는 상기의 데이터입출력수단으로부터 차례(serial)로 입력된 8비트의 RGB 데이터를 재배열하기 위한 제2메모리부(160)와,

   상기의 제2메모리부(160)로부터 RGB 데이터를 교번으로 읽어서 PDP 계조처리에 적합한 데이터스트림 형태로 출력하는 제2데이터인터페이스부(170)와,

   상기의 제2데이터인터페이스부(170)로부터 입력된 데이터를 PDP(190)에 디스플레이시키기 위한 제어신호를 상기의 RGB 데이터와 함께 출력하는 제2어드레스구동IC(180)로 구성된 것을 특징으로 하는 피디피 텔레비전의 디지털데이터 분리처리장치.

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