KR100265180B1 - 박막트랜지스터제작방법 - Google Patents

박막트랜지스터제작방법 Download PDF

Info

Publication number
KR100265180B1
KR100265180B1 KR1019970072409A KR19970072409A KR100265180B1 KR 100265180 B1 KR100265180 B1 KR 100265180B1 KR 1019970072409 A KR1019970072409 A KR 1019970072409A KR 19970072409 A KR19970072409 A KR 19970072409A KR 100265180 B1 KR100265180 B1 KR 100265180B1
Authority
KR
South Korea
Prior art keywords
island
film
regions
semiconductor
gate insulating
Prior art date
Application number
KR1019970072409A
Other languages
English (en)
Inventor
코이치로 다나카
히데토 오누마
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019960007669A external-priority patent/KR100265179B1/ko
Application filed by 야마자끼 순페이, 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 야마자끼 순페이
Priority to KR1019970072409A priority Critical patent/KR100265180B1/ko
Application granted granted Critical
Publication of KR100265180B1 publication Critical patent/KR100265180B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)

Abstract

규소의 결정화를 촉진시키는 촉매원소로서 니켈을 사용하여 형성된 결정성 규소막을 이용하여 박막트랜지스터를 제작하는 방법이다. 소스 및 드레인영역을 형성하는데 있어, 니켈을 게터링하기 위한 원소로서 인이 이온주입법에 의해 그곳에 도입된다. 니켈 게터링이 어닐에 의해 실행된다. 예를 들어, P채널 박막트랜지스터를 제작하는 경우, 인과 붕소 모두가 사용된다. 붕소가 도전형을 결정하고, 인은 게터링 물질로서 사용된다.

Description

박막트랜지스터 제작방법
본 발명은, 비(非)단결정의 결정성 규소막을 가지는 박막트랜지스터(TFT)와 같은 절연게이트형 반도체장치와 다른 반도체장치의 제작공정에 있어서의 도핑 기술로서, 결정성 규소막에 함유된 불순물(예를 들면, Ni)의 그러한 반도체장치에 대한 악영향을 최소화하는 상기한 도핑 기술에 관한 것이다. 본 발명은, 결정성 규소막이 결정화 촉매원소(예를 들면, Ni)의 도움으로 형성되는 경우 특히 유용하다.
최근, 절연기판상에 박막상(狀)의 활성층(활성영역이라고도 한다)을 가지는 절연게이트형 반도체장치에 대한 여러가지 연구가 행해져 왔다. 특히, 박막상의 절연게이트형 트랜지스터, 즉, 박막트랜지스터(TFT)로 불리는 것이 열심히 연구되고 있다. 박막트랜지스터는, 사용되는 재료와 반도체의 결정상태에 따라 비정질 규소 TFT, 결정성 규소 TFT 등으로 구분된다. 위에 언급된 결정성 규소란, 비(非)단결정 규소이기 때문에, 상기한 TFT들이 비단결정 TFT로 총칭된다.
일반적으로, 비정질 상태의 반도체는 작은 전계이동도를 가지며, 따라서, 고속동작이 요구되는 TFT에는 사용될 수 없다. 또한, P형 비정질 규소는 매우 작은 전계이동도를 가지고 있고, 이것은, 비정질 규소가 P채널형 TFT(PMOS TFT)를 제공할 수 없다는 것을 의미한다. 따라서, 비정질 규소로는, P채널형 TFT와 N채널형 TFT(NMOS TFT)를 결합하여 상보형 MOS(CMOS)회로를 형성할 수 없다.
한편, 결정성 반도체는 비정질 반도체보다 큰 전계이동도를 가지고 있어, 고속동작을 가능케 한다. 결정성 규소는 NMOS TFT 뿐만 아니라 PMOS TFT도 제공할 수 있기 때문에, CMOS 회로를 형성할 수 있게 한다.
비단결정의 결정성 규소막은 기상(氣相)성장법에 의해 얻어진 비정질 규소막을 적절한 온도(대개 600℃ 이상)에서 장시간 열(熱)어닐하거나, 또는 레이저광과 같은 강광(强光)을 조사(照射)하는 것(광어닐)에 의해 얻어질 수 있다.
열어닐에 의한 방법에 관해서는, 일본 공개특허공고 헤이6-244104호 공보에 기술된 바와 같이, 니켈, 철, 코발트, 백금, 팔라듐 등의 원소(이후, 결정화 촉매원소 또는 간단히 촉매원소라고 부른다)가 비정질 규소의 결정화를 촉진시키는 효과를 이용하여 통상의 경우보다도 시간이 더 짧고 온도가 더 낮은 열어닐 공정에 의해 결정성 규소막을 얻을 수 있다.
유사한 기술들이 일본 공개특허공고 헤이 6-318701호, 6-333951호 등의 공보에 개시되어 있다. 또한, 그러한 결정화 촉매원소를 가지는 규소막에서는, 이온 도핑 등의 수단에 의해 N형 또는 P형 불순물이온을 주입함으로써 소스 및 드레인과 같은 불순물영역을 형성한 후 행해지는 불순물 원소의 활성화를 통상의 경우보다 온도가 낮은 열어닐에 의해 행할 수 있다는 것이 나타내어져 있다.(일본 공개특허공고 헤이 6-267980호와 헤이 6-267989호).
상기한 목적을 위해서는, 결정화 촉매원소의 농도가 1×1015∼1×1019원자/cm3인 것이 요망된다. 그 농도가 이 범위보다 낮으면 결정화가 촉진되지 않고, 그 농도가 이 범위보다 높으면 규소 반도체의 특성이 저해된다. 촉매원소의 농도는 2차이온질량분석법(SIMS)에 의해 얻어진 값의 최대치로서 정의된다. 많은 경우, 촉매원소가 막내에 분포된다.
결정화를 촉진시키는 촉매원소를 함유하는 결정성 규소막을 사용하여 제작된 반도체장치들이 큰 전계이동도를 가질지라도, 그들 장치중 많은 것은 큰 오프전류를 나타낸다. 특히, 동일 기판상에 다수의 반도체장치를 형성한 경우, 오프전류가 클 뿐만 아니라, 반도체장치들 사이에서 오프전류의 변동이 크게 된다.
큰 오프전류와 그의 큰 변동이 생기는 원인은, 결정화를 촉진시키는 촉매원소의 존재에 기인한 것으로, 즉, 촉매원소가 접합부(junction)에 존재한다는 사실에 주로 기인한 것으로 추측된다.
특히, 상기한 바람직하지 않은 특성은, 액정표시장치의 화소부분을 구성하는 TFT에 치명적인 결함이다.
결정화를 촉진시키는 촉매원소로서 니켈을 도입한 결정성 규소막을 사용하여 제작된 반도체장치들중에, 불순물영역(소스 및 드레인 등)에 인을 주입하여 형성한 반도체장치는 변동이 거의 없는 비교적 낮은 오프전류(대략 10 pA 이하)를 나타내었다. 이러한 사실에 의거하여, 본 발명자들은 인의 성질을 상세히 연구하였고, 인이 불순물을 게터링하는 특징을 가진다고 하는 보고서를 발견하였다.
이 보고서에 따르면, 인은 니켈에 대하여 특히 높은 정도의 게터링 기능을 나타낸다. 또한, 반도체장치에 악영향을 끼치는 것으로 간주되는 구리 및 철과 같은 원소도 인에 의해 게터링될 수 있다. 이것은, 상기한 반도체장치에서 인이 일정한 방식으로 니켈의 성질을 중화시켜, 오프전류 특성에 대한 니켈의 악영향을 억제한다고 추측할 수 있다.
본 발명은 니켈에 대한 인의 게터링 기능을 이용한다. 게터링 기능은 인이 니켈을 포획하여 니켈의 효과를 감소시키는 작용으로서 정의된다.
예를 들어, 니켈 기능을 이용하여 N채널형 박막트랜지스터를 제작하는 공정은 다음과 같이 설명된다. 먼저, 게이트전극을 마스크로 하여 인 이온을 도핑하여 소스영역 및 드레인영역을 형성한다. 인 이온 도핑에 의해 채널영역과 N형 소스 및 드레인영역을 박막트랜지스터의 활성영역에 형성한다. 그후, 열어닐 또는 레이저 어닐을 행한다. 이 공정에서, 소스 및 드레인영역에 도핑된 인의 기능에 의해, 인이 도핑되지 않은 채널영역으로부터 니켈원소가 제거된다. 즉, 니켈원소가 인에 의해 포획되어, 니켈원소가 채널영역으로부터 소스 및 드레인영역으로 옮겨진다.
상기한 열어닐 또는 레이저 어닐 공정의 결과로, 니켈원소가 소스 및 드레인영역에 모인다. 한편, 인이 도핑되지 않은 영역에서는 니켈원소가 감소된다. 채널영역에 고농도로 도핑된 니켈원소는 박막트랜지스터의 동작에 악영향을 끼친다.
박막트랜지스터의 동작에 있어서, 채널영역의 저항이 게이트전극에 인가되는 전압에 의해 약간 변화되는 것이 요구된다. 즉, 전기적 성질의 약간의 변화가 채널영역에 요구된다. 그러나, 니켈이 그러한 약간의 변화를 방해한다. 따라서, 오프전류가 증가되고 박막트랜지스터의 특성이 변동한다.
한편, 소스 및 드레인영역에 니켈이 고농도로 도핑되어도, 오프전류가 거의 증가되지 않고, 특성이 거의 영향을 받지 않는다.
따라서, 활성영역내 니켈의 분포를 변화시키는 것이, 즉, 소스 및 드레인영역내 니켈의 농도를 증가시키고 상대적으로 채널영역내 니켈의 농도는 감소시키는 것이 박막트랜지스터의 특성을 향상시키는데 매우 유효하다.
P채널형 박막트랜지스터를 제작하는 경우에는, 소스 및 드레인영역에 인 이온을 도핑하고, P형 불순물을 그 영역에 도핑하여 도전형(導電型)을 반전시킨다. 그리하여, 니켈이 소스 및 드레인영역으로 옮겨진다.
상기한 본 발명에서, 결정화를 촉진시키는 촉매원소는, 니켈, 백금, 코발트, 철, 팔라듐 등의 금속원소일 수 있다. 이들 원소중에, 니켈이 규소의 결정화를 촉진시키는 효과가 특히 우수하다.
촉매원소의 농도는 1×1015∼1×1019원자/cm3의 범위로 하는 것이 바람직하다. 그 농도가 1×1015원자/cm3보다 낮으면, 결정화를 촉진시키는 효과가 얻어지지 않고, 한편, 그 농도가 1×1019원자/cm3보다 높으면, 규소가 금속 성질을 부분적으로 취하여, 그의 반도체 특성을 상실한다. 본 명세서에서, 규소막내 촉매원소의 농도는 2차이온질량분석법(SIMS)에 따른 분석 및 측정에 의해 얻어진 값들중 최대값으로서 정의된다.
도 1(A)∼(F)는 본 발명의 실시예 1 및 2에 따른 박막트랜지스터의 제작공정을 나타내는 도면.
도 2(A)∼(F)는 본 발명의 실시예 3에 따른 박막트랜지스터의 제작공정을 나타내는 도면.
도 3은 본 발명의 실시예 4에 따른 박막트랜지스터를 나타내는 도면.
도 4(A)∼(H)는 본 발명의 실시예 7에 따른 박막트랜지스터의 제작공정을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명
100: 채널영역 101: 유리기판
102: 산화규소막 103: 비정질 규소막
104: 결정성 규소막 105: 섬형상의 규소영역
106: 산화규소막(게이트 절연막) 107: 게이트전극
108: 소스영역 109: 드레인영역
110: 층간절연막 111: 소스 전극
112: 드레인 전극 204: 촉매층
210∼213: N형 불순물영역 215, 216: P형 불순물영역
실시예 1
본 실시예는, 결정화를 촉진시키는 촉매원소로서 니켈을 도입한 결정성 규소막상에 미완성 트랜지스터를 형성한 다음, 공지의 이온 도핑법(플라스마 도핑법으로도 불린다) 또는 이온주입법에 의해 소스영역 및 드레인영역에 인 이온을 포함하는 이온을 주입하고, 마지막으로, 열어닐 또는 광어닐에 의해(또는 그들 모두에 의해) 규소막의 결정성의 개선과 불순물의 활성화를 행함으로써, 우수한 특성을 가진 N형 반도체장치를 제작하는 방법을 나타낸다. 이하에서, 우수한 특성을 가진 반도체장치란, 오프전류가 대략 10 pA 이하이고 장치들 사이에서의 특성의 변동이 적은 반도체장치를 의미한다. 도 1(A)∼(F)는 본 실시예의 제작공정을 나타낸다.
먼저, 유리기판(본 실시예에서는 코닝 7059)(101)상에 2000 Å 두께의 하지(下地) 산화규소막(102)과 그위의 500 Å 두께의 비정질 규소막(103)을 플라즈마 CVD법에 의해 성막한다. 그 다음, 그위에 10 ppm의 니켈초산염 수용액을 도포하고 스핀 코팅을 행하여 니켈초산염층(도시되지 않음)을 형성한다. 그 니켈초산염 수용액에는 계면활성제를 첨가하는 것이 바람직하다.(도 1(A))
그후, 550℃로 4시간 열어닐을 행하여, 비정질 규소막(103)을 결정화시켜, 결정성 규소막(104)을 얻는다. 이때, 니켈이 결정핵으로 작용하여, 비정질 규소막(103)의 결정화를 촉진시킨다.
상기한 열어닐이 550℃와 4시간의 저온(코닝 7059의 변형점보다 낮은)과 짧은 시간의 조건하에서 행해질 수 있는 것은 니켈의 이러한 작용 때문이다. 상기한 공정들의 세부는 일본 공개특허공고 헤이 6-244104호 공보에 기술되어 있다.
촉매원소의 농도는 1×1015∼1×1019원자/cm3의 범위로 하는 것이 바람직하다. 본 실시예에서는, 규소막내 촉매원소의 농도가 그 규소막에서의 최소치로 1×1017∼5×1018원자/cm3이고, 그 농도는 2차이온질량분석법(SIMS)에 따른 분석과 측정에 의해 얻어진 값들중 최소치로서 정의된다.
이렇게 하여 얻어진 결정성 규소막(104)의 결정성을 향상시키기 위해, 고출력 펄스 레이저인 엑시머 레이저로부터 방출되는 광을 그 규소막에 조사(照射)한다. 본 실시예에서는, KrF 엑시머 레이저(파장 248 nm; 펄스폭 30 nsec)가 사용되었다. 그 레이저광의 에너지밀도는 최상의 결정성을 가지는 결정성 규소막(104)을 제공하기 위해 100∼500 mJ/cm2의 범위로부터 선택된다. 본 실시예에서는, 레이저광의 에너지밀도를 370 mJ/cm2으로 하였다. 조사 대상의 면적이 그 엑시머 레이저광의 비임 사이즈보다 큰 경우에는, 레이저 비임을 피조사물에 대하여 상대적으로 이동시키면서 조사를 행한다. 그 조사는, 피조사물상의 각 지점이 2∼20 쇼트(shot)의 레이저광을 받도록 행해진다. 레이저광 조사중에 기판온도는 200℃로 유지된다.(도 1(B))
그 다음, 결정성 규소막(104)을 에칭하여, 섬형상의 규소영역(105)을 형성한다. 기판온도를 250∼380℃, 예를 들면, 300℃로 유지한 채, 원료가스로서 TEOS를 사용하는 플라즈마 CVD에 의해 게이트 절연막으로서 1200 Å 두께의 산화규소막(106)을 그 위에 퇴적하였다.(도 1(C))
그후, 스퍼터법에 의해 알루미늄막(규소를 0.1∼2% 함유하는)을 3000∼8000 Å의 두께, 예를 들면, 6000 Å의 두께로 형성한 다음, 이 막을 에칭하여, 게이트전극(107)을 형성한다.(도 1(C))
그후, 게이트전극(107)을 마스크로 하여, 이온 도핑법에 의해 섬형상의 규소영역(105)에 인 이온을 주입한다. 도핑 가스로서, 수소에 의해 1∼10%로 희석된 포스핀(PH3)이 사용되었다. 가속전압은 60∼90 kV, 예를 들면, 80 kV로 하고, 도즈량은 1×1013∼8×1015원자/cm3, 예를 들면, 2×1014원자/cm3으로 하였다. 이들 조건하에서, 인 이온을 3×1019원자/cm3의 농도로 섬형상의 규소영역(105)에 도입한다. 그리하여, N형 불순물영역(소스 및 드레인)(108, 109)과 채널영역(100)이 형성된다.(도 1(D))
본 발명자들의 경험에 의하면, 규소영역에 N형 또는 P형의 도전성을 부여하기 위한 불순물 농도의 바람직한 범위는 3×1019∼1×1021원자/cm3이었다. 이온 도핑중에, 기판이 실온으로 유지되었다.
그 다음, 인(도프제)을 활성화시키고 인으로 하여금 니켈을 게터링하게 하기 위해, KrF 엑시머 레이저를 사용하여 광어닐을 행한다. 레이저광의 에너지밀도는 100∼350 mJ/cm2, 예를 들면, 250 mJ/cm2으로 하였다. 조사 대상의 면적이 그 엑시머 레이저광의 비임 사이즈보다 큰 경우에는, 레이저 비임을 피조사물에 대하여 상대적으로 이동시키면서 조사를 행한다. 그 조사는, 피조사물상의 각 지점이 2∼20 쇼트의 레이저광을 받도록 행해졌다. 레이저광 조사중에, 기판온도는 200℃로 유지되었다. 그 다음, 질소분위기에서 350℃로 2시간 열어닐을 행한다. 광어닐과 열어닐 모두가 본 실시예에서 행해졌지만, 그들중 하나만이 행해질 수도 있다.
그 어닐공정에서, 채널영역(100)내 니켈이 소스영역(108) 및 드레인영역(109)으로 옮겨진다. 그리하여, 채널영역(100)내 니켈의 농도가 감소될 수 있다.(도 1(E))
그후, 플라즈마 CVD법에 의해 층간절연막으로서 6000 Å 두께의 산화규소막(110)을 퇴적하고 그 막에 콘택트 홀을 형성한다. 그후, 금속재료, 예를 들면, 티탄막과 알루미늄막으로 된 다층막을 퇴적하고 패터닝하여, TFT의 소스 및 드레인의 전극/배선(111, 112)을 형성한다. 마지막으로, 1 기압의 수소분위기에서 200∼350℃로 열어닐을 행한다.(도 1(F))
실시예 2
본 실시예는, 결정화를 촉진시키는 촉매원소로서 니켈을 도입한 결정성 규소막을 이용하여 트랜지스터를 제작하는 공정에서 우수한 특성을 가지는 P형 반도체장치를 제작하는 방법을 나타낸다. 더 구체적으로는, 인 이온을 포함하는 이온이 공지의 이온 도핑법(플라즈마 도핑법으로 불리기도 한다)에 의해 결정성 규소막의 소스영역 및 드레인영역에 주입된 다음, P형 불순물이온(본 실시예에서는, 붕소이온을 포함하는 이온)이 그 규소막에 더 주입되고, 마지막으로, 그 규소막의 결정성의 개선과 불순물의 활성화를 위해 열어닐 또는 광어닐(또는, 그들 모두)이 행해진다.
본 실시예는, 소스영역과 드레인영역에 P형 불순물이온(본 실시예에서는, 붕소이온을 포함하는 이온)을 주입하는 공정을 추가하여 실행될 수 있다. 이 공정은, 도 1(D)에 나타내어진 인 이온 도핑 전 또는 후에 행해질 수 있다. P형 불순물이온으로 도핑하는 추가 공정만을 아래에 설명한다.
본 실시예에서는, P형 불순물이온으로서 붕소이온이 게이트전극(107)을 마스크로 하여 규소영역(105)에 주입된다. 도핑 가스로서, 수소에 의해 5%로 희석된 디보란(B2H6)이 사용되었다. 가속전압은 60∼90 kV, 예를 들면, 80 kV로 하고, 도즈량은 1×1013∼8×1015원자/cm3, 예를 들면 4×1014원자/cm3으로 하였다.
이 공정에서, 그 도즈량은, 소스영역 및 드레인영역내 붕소의 최대 농도값에서 동일 영역내 인의 최대 농도값을 뺀 것이 3×1019∼1×1021원자/cm3가 되도록 조절된다. 그 이온 도핑중에, 기판이 실온으로 유지되었다. 그리하여, P형 불순물영역(소스 및 드레인)(108, 109)과 채널영역(100)이 형성되었다.
본 실시예에서, P형 TFT를 형성하는데 있어서, 붕소와 같은, P형 도전성을 부여하기 위한 불순물 뿐만 아니라, 니켈과 인이 결정성 규소막으로 된 활성층에 부가되었다. 따라서, 양호한 결정성을 가지는 규소막이 니켈의 촉매효과로 인하여 저온에서 단시간에 얻어질 수 있고, 불필요하게 된 니켈은 인에 의해 게터링될 수 있다. 그 결과, 본 실시예는, 장치들 사이에서의 변동이 적은 우수한 전기적 특성을 가지는 TFT를 제작할 수 있다.
즉, 채널영역(100)내 니켈의 농도가 감소될 수 있다. 그리하여, 높은 특성과 낮은 특성 변동을 가지는 박막트랜지스터가 얻어질 수 있다.
실시예 3
본 실시예는, 결정화를 촉진시키는 촉매원소로서 니켈을 도입한 결정성 규소막상에 다수의 미완성 트랜지스터를 형성한 다음, 공지의 이온 도핑법(플라즈마 도핑법으로 불리기도 한다)에 의해 그 트랜지스터의 소스영역 및 드레인영역에 인 이온을 포함하는 이온을 주입하고, 마지막으로, P형 불순물이온(본 실시예에서는, 붕소 이온을 포함하는 이온)을 선택적으로 주입함으로써, 동일 기판상에 우수한 특성를 가지는 N형 및 P형 반도체장치을 별도로 제작하는 방법을 나타낸다.
도 2(A)∼(F)는 본 실시예에 따른 CMOS TFT의 제작공정을 나타낸다. 먼저, 도 2(A)에 나타내어진 바와 같이, 원료로서 모노실란과 일산화질소를 사용하는 플라즈마 CVD법에 의해 유리기판(코닝 1737)(201)상에 하지 산화규소막(202)을 1000∼5000 Å의 두께, 예를 들면, 2000 Å의 두께로 성막한 다음, 그 위에, 원료로서 모노실란을 사용하는 플라즈마 CVD에 의해 1000 Å 두께의 비정질 규소막(203)을 퇴적한다.
그후, 과산화수소 수용액을 사용하여 매우 얇은 산화규소막(도시되지 않음)을 비정질 규소막(203)의 표면에 형성한다. 1∼30 ppm, 예를 들면, 10 ppm으로 니켈을 함유하는 초산염 용액을 스핀 코팅법에 의해 도포한 다음, 건조시켜, 니켈을 함유하는 촉매층(204)을 형성한다.(도 2(A))
그후, 질소분위기에서 550℃로 4시간 열어닐을 행하여 비정질 규소막(203)을 결정화시킨다. 이 공정에서, 니켈이 비정질 규소막(203)으로부터 하지 산화규소막(203)으로 이동하고, 결정화가 하방으로 진행한다.
열어닐에 의한 결정화 공정후에, 결정화된 규소막에 XeCl 레이저광(파장 308 nm)을 조사하여 그의 결정성을 증진시킨다.
그 다음, 도 2(B)에 나타내어진 바와 같이, 결정화된 규소막을 에칭하여, 섬형상의 규소영역(205, 206)을 형성한 후, 그 위에, 원료로서 모노실란과 일산화질소를 사용하는 플라즈마 CVD법에 의해, 게이트 절연막으로서 1000 Å 두께의 산화규소막(207)을 성막한다.
그후, 스퍼터법에 의해 알루미늄막(스칸듐을 0.1∼2% 함유하는)을 3000∼8000 Å의 두께, 예를 들면, 4000 Å의 두께로 형성한 다음, 이것을 에칭하여 게이트전극(208, 209)을 형성한다.
그 다음, 도 2(C)에 나타내어진 바와 같이, 게이트전극(208, 209)을 마스크로 하여, 이온 도핑법에 의해 섬형상의 규소영역(205, 206)에 인 이온을 자기정합적으로 도핑한다. 도핑 가스로서, 수소에 의해 1∼10%로 희석된 포스핀(PH3)이 사용되었다. 가속전압은 60∼90 kV로 하고, 도즈량은 1×1013∼8×1015원자/cm3으로 할 수 있다. 본 실시예에서는, 가속전압을 80 kV로 하고, 도즈량을 2×1014원자/cm3으로 하였다. 이들 조건하에서, 인 이온을 3×1019원자/cm3의 농도로 섬형상의 규소영역(205, 206)에 도입시켜, N형 불순물영역(210∼213)을 형성한다.
그후, 도 2(D)에 나타내어진 바와 같이, N형 TFT로 될 영역을 공지의 포토레지스트법에 의해 레지스트 마스크(214)로 덮는다. 이 상태에서, 게이트전극(209)을 마스크로 하여, 이온 도핑법에 의해 P형 불순물이온(본 실시예에서는, 붕소 이온)을 섬형상의 규소영역(206)에 도입시킨다. 도핑 가스로서, 수소에 의해 5%로 희석된 디보란(B2H6)이 사용되었다. 가속전압은 60∼90 kV로 할 수 있고, 도즈량은 1×1013∼8×1015원자/cm3으로 할 수 있다. 본 실시예에서는, 가속전압을 80 kV로 하고, 도즈량을 4×1014원자/cm3으로 하였다. 그 결과, 섬형상의 규소영역(206)의 N형 불순물영역(212, 213)의 도전형이 반전되어 P형 불순물영역(소스 및 드레인)(215, 216)을 형성하였다. 한편, 레지스트 마스크(214)로 덮힌 불순물영역(210, 211)의 N형 도전성은 유지된다.
상기 공정에서, 도즈량은 소스영역(215)과 드레인영역(216)내 붕소의 최대 농도에서 그들 영역내 인의 최대 농도를 뺀 값이 3×1019∼1×1021원자/cm3이 되도록 조절된다. 그 이온 도핑중에, 기판이 실온으로 유지되었다.
본 실시예에서는 인 이온의 주입후에 붕소 이온이 도입되었지만, 인 이온의 주입전에 붕소 이온이 도입될 수도 있다. 후자의 경우, 도 2(D)에 나타내어진 바와 같이, N형 TFT 영역이 레지스트 마스크(214)로 덮힌 상태에서 붕소 이온이 도입된다. 인 이온은 레지스트 마스크(214)가 제거된 후에 도입될 수 있다.
그 다음, 레지스트 마스크(214)를 제거한 후, 도 2(E)에 나타내어진 바와 같이 레이저 어닐이 행하여, 첨가된 불순물을 활성화시키고, 도핑 공정에서 손상된 섬형상의 규소영역(205, 206)의 결정성을 회복시킨다. 본 실시예에서는, 인이 N형 불순물영역(210, 211)과 P형 불순물영역(215, 216)에 3×1019원자/cm3의 농도로 첨가되었기 때문에, 레이저광 조사시 니켈이 인에 의해 게터링된다. 레이저광 조사시 KrF 엑시머 레이저광(파장 248 nm)이 사용된다. 니켈을 효과적으로 게터링하기 위해서는, 에너지밀도가 200∼400 mJ/cm2, 예를 들면, 250 mJ/cm2이고, 각각의 지점이 2∼20 쇼트의 레이저광을 받고, 레이저광 조사중의 기판온도가 200℃로 되도록 레이저광 조사조건이 정해지는 것이 바람직하다.
이 공정에서, 채널영역(21, 22)내 니켈이, 인으로 도핑된 소스 및 드레인영역(210, 211, 212, 213)으로 옮겨져, 채널영역(21, 22)내 니켈의 농도가 감소될 수 있다.
레이저 어닐후, 질소분위기에서 350℃로 2시간 열어닐을 행한다. 본 실시예에서는 레이저 어닐과 열어닐 모두가 행해지지만, 그들중 하나만이 행해질 수 도 있다.
그후, 도 2(F)에 나타내어진 바와 같이, 플라즈마 CVD법에 의해 층간절연막으로서 6000 Å 두께의 산화규소막(217)을 형성한다. 그 층간절연막(217)에 콘택트 홀을 형성한 후, 금속재료, 예를 들면, 티탄막과 알루미늄막으로 된 다층막을 사용하여 N형 및 P형 TFT의 전극/배선(218∼220)을 형성한다. 마지막으로, 수소분위기에서 350℃로 2시간 가열처리를 행한다.(도 2(F))
상기한 공정들로, N형 TFT와 P형 TFT가 상보적으로 결합된 CMOS TFT가 완성되었다.
실시예 4
본 실시예는, 결정화를 촉진시키는 촉매원소로서 니켈을 도입한 결정성 규소막을 이용하여 LDD 구조의 박막트랜지스터를 제작하는데 있어 우수한 특성를 가지는 N형 반도체장치를 제작하는 방법을 나타낸다. 더 구체적으로는, 공지의 이온 도핑법(플라즈마 도핑법으로 불리기도 한다)에 의해, 인 이온을 포함하는 이온을 소스 및 드레인영역과 LDD 영역에 주입한 다음, 열어닐 또는 광어닐(또는, 그들 모두)을 행하여, 규소막의 결정성의 개선과 불순물의 활성화를 행한다.
결정성 규소막의 형성까지는, 실시예 1에서와 동일한 공정이 이용된다. 그후, 공지의 방법에 의해 공지의 LDD 구조를 가지는 박막트랜지스터를 형성한다. 소스 및 드레인영역과 LDD 영역은 실시예 1에서와 동일한 방식으로 활성화된다. 도 3은 측벽을 가진 LDD 구조의 TFT를 나타낸다.
도 3에 도시된 바와 같이, 소스 및 드레인영역(301)보다 낮은 불순물 농도를 가진 저농도 불순물영역(302)이 소스 및 드레인영역(301)과 채널영역과의 사이에 형성된다. 저농도 불순물영역(302)중 드레인측에 위치된 영역을 특히 LDD 영역이라 부른다.
본 실시예에서는, 인이 소스 및 드레인영역(301)에는 1×1020∼1×1021원자/cm3으로 주입되고, 저농도 불순물영역(302)에는 4×1016∼7×1017원자/cm3으로 주입된다. 그러한 농도의 도핑으로, 불필요하게 된 니켈을 인이 효과적으로 게터링할 수 있다. 따라서, 장치들 사이에서의 특성 변동이 적고 오프전류가 적은 TFT가 얻어질 수 있다.
실시예 5
본 실시예는, 결정화를 촉진시키는 촉매원소로서 니켈을 도입한 결정성 규소막을 이용하여 LDD 구조의 박막트랜지스터를 제작하는데 있어 우수한 특성을 가진 P형 반도체장치를 제작하는 방법을 나타낸다. 더 구체적으로는, 공지의 이온 도핑법(플라즈마 도핑법으로 불리기도 한다)에 의해 인 이온을 포함하는 이온을 LDD 영역에 주입한 다음, 소스 및 드레인영역과 LDD 영역에 P형 불순물을 주입하고, 마지막으로, 열어닐 또는 광어닐(또는 그들 모두)을 행하여 규소막의 결정성의 개선과 불순물의 활성화를 행한다.
본 실시예의 제작공정들은 실시예 4에서와 동일하다. 본 실시예는, LDD 영역(302)이 인 뿐만 아니라 붕소로도 인의 농도보다 높은 3×1017∼3×1018원자/cm3의 농도로 도핑되는 점에서 실시예 4와 다르다. 붕소의 도핑이 LDD 영역(302)의 도전형을 N형으로부터 P형으로 반전시킨다. 소스 및 드레인영역(301)이 인 대신에 붕소로 3×1019∼1×1021원자/cm3으로 도핑되어, P형 도전성을 취한다.
LDD 영역(302)내 인의 농도는 소스 및 드레인영역(301)내 붕소의 것보다 2∼4 차수 만큼 낮고, LDD 영역(302)의 도전형이 소스 및 드레인영역(301)의 것보다 낮은 도즈량으로 붕소를 도입시킴으로써 N형으로부터 P형으로 반전될 수 있다. LDD 영역(302)의 도전형을 N형으로부터 P형으로 반전시키는데 있어서, 도즈량은, LDD 영역(302)에 주입된 붕소의 최대 농도에서 그들 영역에 주입된 인의 최대 농도를 뺀 값이 3×1017∼3×1018원자/cm3이 되도록 조절된다.
본 실시예에서는, P형 TFT를 제작하는데 있어, 붕소와 같은, P형 도전성을 부여하는 불순물 뿐만 아니라, 니켈 및 인이 결정성 규소막으로 된 활성층에 도입된다. 따라서, 양호한 결정성을 가지는 규소막이 니켈의 촉매 효과로 인하여 저온에서 단시간에 얻어질 수 있다.
채널영역(300)내 니켈이 인의 게터링 기능에 의해 LDD 영역(302)과 소스 및 드레인영역(301)으로 옮겨져, 채널영역(300)내 니켈의 농도가 감소될 수 있다.
그 결과, 본 실시예는, 장치들 사이에서의 변동이 적은 우수한 전기적 특성을 가지는 TFT를 제작할 수 있다.
실시예 6
본 실시예는, 결정화를 촉진시키는 촉매원소로서 니켈을 도입한 결정성 규소막을 사용하여 LDD 구조의 박막트랜지스터를 제작하는데 있어 우수한 특성을 가지는 P형 반도체장치를 제작하는 방법을 나타낸다. 더 구체적으로는, 공지의 이온 도핑법(플라즈마 도핑법으로 불리기도 한다)에 의해 인 이온을 포함하는 이온을 소스 및 드레인영역과 LDD 영역에 주입한 다음, 소스 및 드레인영역과 LDD 영역에 P형 불순물이온을 주입하고, 마지막으로, 열어닐 또는 광어닐(또는 그들 모두)을 행하여 규소막의 결정성의 개선과 불순물의 활성화를 행한다.
본 실시예의 제작공정들은 실시예 5에서와 거의 동일하다. 본 실시예는, LDD 영역(302)이 인의 것보다 높은 3×1019∼1×1021원자/cm3의 농도로 붕소로 도핑되는 점에서 실시예 5와 다르다. LDD 영역(302)이 인의 것보다 높은 3×1017∼4×1018원자/cm3의 농도로 붕소로 도핑되기도 한다. 붕소의 도핑은 소스 및 드레인영역(301)과 LDD 영역(302)의 도전형을 N형으로부터 P형으로 반전시킨다.
이를 위해서는, 붕소의 도핑조건이, 소스 및 드레인영역(301)에 주입된 붕소의 최대 농도에서 그들 영역에 주입된 인의 최대 농도를 뺀 값이 3×1019∼1×1021원자/cm3이 되고, LDD 영역(302)에 주입된 붕소의 최대 농도에서 그들 영역에 주입된 인의 최대 농도를 뺀 값이 3×1017∼3×1018원자/cm3이 되도록 결정된다.
본 실시예에서는, P형 TFT를 제작하는데 있어, P형 도전성을 부여하는 붕소와 같은 불순물 뿐만 아니라, 니켈 및 인이 결정성 규소막으로 된 활성층에 도입된다. 따라서, 양호한 결정성을 가진 규소막이 니켈의 촉매 효과로 인하여 저온에서 단시간에 얻어질 수 있고, 인에 의해 니켈이 게터링될 수 있다. 그 결과, 본 실시예는, 장치들 사이에서의 변동이 적은 우수한 전기적 특성을 가지는 TFT를 제작할 수 있다.
실시예 7
본 실시예는, N형 박막트랜지스터와 P형 박막트랜지스터가 상보적으로 결합된 CMOS 박막트랜지스터를 형성하는 예를 나타낸다. 도 4(A)∼(H)는 본 실시예에 따른 제작공정을 나타낸다. 먼저, 유리기판(코닝 7059 또는 1737)(401)상에 하지막으로서 산화규소막(402)을 예를 들어 2000 Å의 두께로 성막하고, 그 위에 500 Å 두께의 진성(I형) 비정질 규소막(403)을 플라즈마 CVD법에 의해 형성한다.
그 다음, UV 산화법에 의해 비정질 규소막(403)의 표면을 산화시켜 매우 얇은 산화막(도시되지 않음)을 형성한다. 이 산화막은 비정질 규소막(403)의 표면 특성을 향상시킨다. 그후, 니켈을 1∼30 ppm, 예를 들면, 10 ppm으로 함유하는 초산염 용액을 스핀 코팅법에 의해 도포한 다음, 건조시켜, 니켈초산염층(404)을 형성한다. 그 니켈초산염층(404)은 완전한 층을 형성한다.(도 4(A))
그후, 질소분위기에서 550℃로 4시간 열어닐을 행하여, 비정질 규소막(403)을 결정화시킨다. 이러한 가열처리에서, 니켈초산염층(404)이 분해되고, 니켈이 산화막(도시되지 않음)을 통과하여 비정질 규소막(403)의 표면으로부터 하지 산화규소막(402)으로 확산함에 따라, 비정질 규소막(403)의 결정화가 진행한다. 그 결정화 공정의 완료후, 기판에 레이저광을 조사하여, 결정화된 규소막의 결정성을 향상시키도록 할 수 있다.
결정화된 규소막내에 니켈과 같은 금속원소가 1×1019원자/cm3보다 높은 농도로 존재하면, 규소가 부분적으로 금속 성질을 취하여 그의 반도체 특성을 상실한다. 한편, 금속원소의 농도가 1×1015원자/cm3보다 낮으면, 결정화를 촉진시키는 효과가 얻어지지 않는다. 따라서, 결정화된 규소막내 니켈의 농도는 1×1015∼1×1019원자/cm3의 범위내일 필요가 있다. 결정화된 규소막내 상기한 니켈 농도를 얻기 위해, 초산염 용액중의 니켈 농도, 초산염 용액의 도포조건, 및 다른 조건들이 미리결정되어야 한다.
그 다음, 도 4(B)에 도시된 바와 같이, 결정화된 규소막을 에칭하여, 섬형상의 규소영역(405, 406)을 형성한다. 그 섬형상의 규소영역(405, 406)이 각각 N형 TFT와 P형 TFT의 활성층을 구성한다.
그후, 플라즈마 CVD법에 의해 1500 Å 두께의 산화규소막(407)을 퇴적하고, 그 위에, 스퍼터법에 의해 게이트전극(408, 409)이 되는 4000 Å 두께의 알루미늄막을 형성한다. 힐록(hillock)과 휘스커(whisker)의 발생을 억제하기 위해, 그 알루미늄막에 스칸듐이 0.2 중량%로 미리 첨가된다.
그 다음, 그 알루미늄막을 전해액내에서 양극산화시켜, 두께 약 100 Å의 치밀한 양극산화막(도시되지 않음)을 형성한다. 그 치밀한 양극산화막상에 포토레지스트 마스크(410)를 형성한 후, 그 알루미늄막을 패터닝하여, 게이트전극(408, 409)을 형성한다.(도 4(B))
도 4(C)에 도시된 바와 같이, 포토레지스트 마스크(410)를 그대로 둔 채 게이트전극(408, 409)을 다시 양극산화시킨다. 전해액으로서, 구연산, 수산, 크롬산, 또는 황산을 3∼20% 함유하는 산 용액, 예를 들면, 3% 수산 수용액이 사용되었다. 포토레지스트 마스크(410)와 치밀한 양극산화막(도시되지 않음)이 게이트전극(408, 409)의 표면상에 존재하기 때문에, 다공질의 양극산화막(411, 412)이 게이트전극(408, 409)의 측면에만 형성된다. 저농도 불순물영역(LDD 영역)의 길이는 다공질의 양극산화막(411, 412)의 성장 길이에 의해 결정되고, 그 성장 길이는 양극산화처리 시간에 의해 제어될 수 있다. 본 실시예에서는, 다공질의 양극산화막(411, 412)이 7000 Å의 길이를 가지도록 성장된다.(도 4(C))
포토레지스트 마스크(410)를 제거한 후, 게이트전극(408, 409)을 다시 양극산화시켜, 치밀하고 강한 양극산화막(413, 414)을 형성한다. 본 실시예에서는, 전해액이, 주석산을 3% 함유하는 에틸렌 글리콜 용액을 암모니아수로 pH 6.9로 중화시켜 제작되었다.(도 4(D))
그후, 다공질의 양극산화막(411, 412)과 치밀한 양극산화막(413, 414)을 마스크로 하여 산화규소막(407)을 에칭하여, 게이트 절연막(415, 416)을 형성한다. 양극산화막(411∼414)을 에칭하지 않고 산화규소막(407)을 에칭할 수 있는 한, 습식에칭이나 건식에칭중 어느 것이라도 사용될 수 있다. 본 실시예에서는, ClF3가스를 사용하는 건식에칭에 의해 산화규소막(407)을 에칭하였다.
그후, 도 4(E)에 도시된 바와 같이, 치밀한 양극산화막(도시되지 않음)과 다공질의 양극산화막(411, 412)을 순차적으로 제거한다. 치밀한 양극산화막(도시되지 않음)은 버퍼 플루오르화 수소산으로 제거되고, 다공질의 양극산화막(411, 412)은 인산, 초산, 및 질산의 혼합산으로 제거된다. 다공질의 양극산화막(411, 412)이 쉽게 제거될 수 있기 때문에, 치밀하고 강한 양극산화막(413, 414)은 전혀 에칭되지 않는다.
그 다음, 게이트전극(408, 409)을 마스크로 하여, 이온 도핑에 의해 섬형상의 규소영역(405, 406)에 불순물을 주입한다. 본 실시예에서는, 인을 먼저 주입하기 위해, 도핑 가스로서, 수소에 의해 1∼10%로 희석된 포스핀(PH3)이 사용되었다. 그 도핑중에, 기판이 실온으로 유지되었다. 가속전압, 도즈량, 및 도핑 횟수와 같은 도핑 조건들은, 게이트 절연막(415, 416)이 반투과 마스크로서 작용하도록 적절히 설정된다.
섬형상의 규소영역(405, 406)의 노출된 부분에 인 이온을 고농도로 도핑하여, TFT의 소스 및 드레인영역이 되는 N형의 고농도 불순물영역(417∼420)을 형성한다. 게이트전극(408, 409) 바로 아래의 부분은 인 이온의 도핑이 되지 않기 때문에, 그 부분이 채널형성영역(421, 422)으로 된다. 게이트 절연막(415, 416)만으로 덮힌 부분에서는, 인 이온이 게이트 절연막(415, 416)에 의해 차단되고 이들 부분에는 적은 양 만큼만 주입된다. 따라서, 이들 부분이 N형의 저농도 불순물영역(423∼426)을 구성한다.(도 4(E))
상기한 도핑 공정에서, 도핑 조건은, N형의 고농도 불순물영역(417∼420)내의 인 이온의 농도가 3×1019∼1×1021원자/cm3이 되고, 저농도 불순물영역(423∼426)내의 인 이온의 농도가 4×1016∼7×1017원자/cm3이 되도록 설정된다.
그후, 도 4(F)에 도시된 바와 같이, 레지스트막을 형성하고, P형 TFT가 될 영역을 덮는 그의 부분을 패터닝에 의해 제거하여, 레지스트 마스크(427)를 남긴다. 그 다음, P형 도전성을 부여하는 불순물로서 붕소를 이온 도핑법에 의해 주입한다. 수소에 의해 5%로 희석된 디보란(B2H6)이 도핑가스로서 사용되었다. 그 이온 도핑중에, 기판이 실온으로 유지되었다. 그 결과, 섬형상의 규소영역(406)에서, 고농도 불순물영역(419, 420)과 저농도 불순물영역(425, 426)의 N형 도전성이 P형 도전성으로 반전되었다. 즉, P형의 고농도 불순물영역(소스 및 드레인)(428, 429)과 P형의 저농도 불순물영역(430, 431)이 형성되었다. 한편, 고농도 불순물영역(소스 및 드레인)(417, 418)과 저농도 불순물영역(423, 424)의 N형 도전성은 유지된다.
도핑조건은, P형의 고농도 불순물영역(소스 및 드레인영역)(428, 429)내 붕소의 농도가 그 영역내의 인의 농도보다 3×1019∼1×1021원자/cm3만큼 더 높게 되고 P형의 저농도 불순물영역(430, 431)내의 붕소의 농도가 그 영역내의 인의 농도보다 3×1017∼4×1018원자/cm3만큼 더 높게 되도록 결정된다.
도 4(G)에 도시된 바와 같이, 레지스트 마스크(214)를 제거한 후, 레이저 어닐을 행하여, 도입된 불순물을 활성화시키고 도핑 공정에서 손상된 섬형상의 규소영역(405, 406)의 결정성을 회복시킨다.
본 실시예에서는, N형 또는 P형 소스 및 드레인영역(417, 418, 428, 429)이 1×1020∼1×1021원자/cm3의 농도로 인으로 도핑되고, N형 또는 P형의 저농도 불순물영역(423, 424, 430, 431)이 4×1016∼7×1017원자/cm3의 농도로 인으로 도핑된다. 따라서, 레이저광 조사시 인에 의해 니켈이 효과적으로 게터링될 수 있다.
KrF 엑시머 레이저광(파장 248 nm)이 사용되는 경우, 니켈을 효과적으로 게터링하기 위해서는, 에너지밀도가 200∼400 mJ/cm2, 예를 들면, 250 mJ/cm2이고, 각 지점이 2∼20 쇼트의 레이저광을 받으며, 레이저광 조사중의 기판온도가 200℃로 설정되도록 레이저광 조사조건을 정하는 것이 바람직하다.
레이저 어닐후, 질소분위기에서 열어닐을 350℃로 2시간 행한다. 본 실시예에서는 레이저 어닐과 열어닐 모두가 행해지지만, 그들중 하나만이 행해질 수도 있다.
도 4(H)에 도시된 바와 같이, 플라즈마 CVD법에 의해 층간절연막(432)으로서 1 μm 두께의 산화규소막을 성막하고, 그것에 콘택트 홀을 형성한다. 티탄막과 알루미늄막으로 된 다층막과 같은 금속재료를 사용하여 그 콘택트 홀을 통하여 소스 및 드레인 전극/배선(433∼435)을 형성한다. 마지막으로, 수소분위기에서 350℃로 2시간 가열처리를 행한다. 상기한 공정들로, CMOS 박막트랜지스터가 완성된다.(도 4(H))
본 실시예에서는 인 이온의 주입후에 붕소 이온이 도입되지만, 그 붕소 이온이 인 이온의 주입전에 도입될 수도 있다. 후자의 경우, 도 4(F)에 도시된 바와 같이, N형 TFT 영역을 레지스트 마스크(427)로 덮은 상태에서 붕소 이온이 도입되고, 레지스트 마스크(427)를 제거한 후, 인 이온이 도입될 수 있다.
본 발명은, 결정화를 촉진시키는 촉매원소를 도입한 결정성 규소막을 사용하여서도, 오프전류가 적고 특성의 변동이 적은 박막트랜지스터를 제작할 수 있게 한다.
특히, 결정화를 촉진시키는 촉매원소로서 니켈을 사용한 경우, 본 발명의 상기한 효과들이 현저하다. 상기한 효과들은 동일 기판상에 동일 기능을 가지는 다수의 장치를 형성하는데 특히 유리하다. 이것은, 장치들 사이에서의 오프전류 변동이 장치들 사이에서의 특성의 불균일을 야기하기 때문이다. 그러한 불균일은, TFT 액정표시장치에 형성되는 화소에 특히 유해하다. 그리하여, 본 발명은 공업적으로 매우 유익한 것으로 믿어진다.

Claims (22)

  1. 절연표면상에 결정성의 섬형상 반도체영역을 형성하는 공정;
    상기 섬형상 반도체영역상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막상에 양극산화가능한 재료로 된 게이트전극을 형성하는 공정;
    상기 게이트전극을 첫번째로 양극산화시켜, 상기 게이트전극의 측면에 제1 양극산화막을 형성하는 공정;
    상기 게이트전극과 상기 제1 양극산화막을 마스크로 하여 상기 게이트 절연막의 제1 부분을 선택적으로 제거하는 공정;
    상기 게이트 절연막의 다른 부분을 노출시키기 위해, 상기 게이트 절연막의 상기 제1 부분을 선택적으로 제거한 후 상기 제1 양극산화막을 제거하는 공정;
    상기 게이트 절연막의 상기 제1 부분을 선택적으로 제거한 후, 상기 게이트 절연막의 노출된 부분 아래에 소스 및 드레인영역과 엷게 도핑된 드레인영역들중 적어도 하나를 형성하기 위해, 적어도 상기 게이트전극을 마스크로 하여 상기 섬형상 반도체영역에 N형 불순물을 도입시키는 공정; 및
    상기 섬형상 반도체영역에 P형 불순물을 도입시켜, 상기 소스 및 드레인영역과 엷게 도핑된 드레인영역들중 적어도 하나의 도전형을 반전시키는 공정을 포함하는 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  2. 제 1 항에 있어서, 상기 게이트전극상에 제2 양극산화막을 형성하기 위해 상기 게이트전극을 두번째로 양극산화시키는 공정을 더 포함하는 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  3. 제 1 항에 있어서, 상기 N형 불순물이 인인 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  4. 제 1 항에 있어서, 상기 P형 불순물이 붕소인 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  5. 제 1 항에 있어서, 상기 섬형상 반도체영역이 규소를 포함하는 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  6. 절연표면상에 반도체막을 형성하는 공정;
    상기 반도체막의 결정화를 촉진시키는 촉매를 상기 반도체막에 제공하는 공정;
    상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 에칭하여, 결정성의 섬형상 반도체영역을 형성하는 공정;
    상기 섬형상 반도체영역상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막상에 양극산화가능한 재료로 된 게이트전극을 형성하는 공정;
    상기 게이트전극을 첫번째로 양극산화시켜, 상기 게이트전극의 측면에 제1 양극산화막을 형성하는 공정;
    상기 게이트전극과 상기 제1 양극산화막을 마스크로 하여 상기 게이트 절연막의 제1 부분을 선택적으로 제거하는 공정;
    상기 게이트 절연막의 다른 부분을 노출시키기 위해, 상기 게이트 절연막의 상기 제1 부분을 선택적으로 제거한 후 상기 제1 양극산화막을 제거하는 공정;
    N형 불순물을 도입시켜 상기 섬형상 반도체영역에 제1 쌍의 영역을 형성하는 공정;
    상기 N형 불순물을 도입시켜 상기 섬형상 반도체영역에 상기 제1 쌍의 영역에 인접한 제2 쌍의 영역을 형성하는 공정;
    소스 및 드레인영역을 형성하기 위해 P형 불순물을 도입시켜 상기 제1 쌍의 영역의 도전형을 반전시키는 공정; 및
    엷게 도핑된 드레인영역을 형성하기 위해 상기 P형 불순물을 도입시켜 상기 제2 쌍의 영역의 도전형을 반전시키는 공정 포함하는 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  7. 제 6 항에 있어서, 상기 게이트전극상에 제2 양극산화막을 형성하기 위해 상기 게이트전극을 두번째로 양극산화시키는 공정을 더 포함하는 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  8. 제 6 항에 있어서, 상기 N형 불순물이 인인 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  9. 제 6 항에 있어서, 상기 P형 불순물이 붕소인 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  10. 제 6 항에 있어서, 상기 반도체막이 규소를 포함하는 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  11. 제 6 항에 있어서, 상기 반도체막이 비정질인 것을 특징으로 하는 P채널형 박막트랜지스터 제작방법.
  12. N채널형 박막트랜지스터와 P채널형 박막트랜지스터를 가지는 CMOS 트랜지스터를 제작하는 방법으로서,
    절연표면상에, N채널형 박막트랜지스터를 포함하는 제1 결정성의 섬형상 반도체영역과 P채널형 박막트랜지스터를 포함하는 제2 결정성의 섬형상 반도체영역을 준비하는 공정;
    상기 제1 및 제2 섬형상 반도체영역들 각각을 덮는 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막을 각각 가지는 상기 제1 및 제2 섬형상 반도체영역들 각각의 위에, 각각 양극산화가능한 재료로 된 제1 및 제2 게이트전극을 형성하는 공정;
    상기 제1 및 제2 게이트전극들 각각을 첫번째로 양극산화시켜, 상기 제1 및 제2 게이트전극들 각각의 측면에 제1 양극산화막을 형성하는 공정;
    상기 제1 및 제2 게이트전극들 각각과 상기 제1 양극산화막을 마스크로 하여 상기 게이트 절연막의 제1 부분을 선택적으로 제거하는 공정;
    상기 제1 및 제2 섬형상 반도체영역들 각각의 위의 상기 게이트 절연막의 다른 부분을 노출시키기 위해, 상기 게이트 절연막의 상기 제1 부분을 선택적으로 제거한 후 상기 제1 양극산화막을 제거하는 공정;
    상기 게이트 절연막을 선택적으로 제거한 후, 상기 제1 섬형상 반도체영역의 제1 소스 및 드레인영역과, 상기 제1 섬형상 반도체영역상의 상기 게이트 절연막의 제1 노출부분 아래에 위치되는 제1 엷게 도핑된 드레인영역들중 적어도 하나를 형성하고, 상기 제2 섬형상 반도체영역의 제2 소스 및 드레인영역과, 상기 제2 섬형상 반도체영역상의 상기 게이트 절연막의 제2 노출부분 아래에 위치되는 제2 엷게 도핑된 드레인영역들중 적어도 하나를 형성하기 위해, 상기 제1 및 제2 게이트전극들의 적어도 각각을 마스크로 하여 상기 제1 및 제2 섬형상 반도체영역들 각각에 N형 불순물을 첫번째로 도입시키는 공정;
    상기 제1 섬형상 반도체영역만을 레지스트로 마스킹하는 공정; 및
    상기 제1 섬형상 반도체영역이 상기 레지스트로 덮힌 채 상기 제2 섬형상 반도체영역에 P형 불순물을 세번째로 도입시켜, 상기 제2 소스 및 드레인영역과 제2 엷게 도핑된 드레인영역들중 적어도 하나의 도전형을 반전시키는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  13. 제 12 항에 있어서, 상기 제1 및 제2 게이트전극들 각각의 위에 제2 양극산화막을 형성하기 위해 상기 제1 및 제2 게이트전극들 각각을 두번째로 양극산화시키는 공정을 더 포함하는것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  14. 제 12 항에 있어서, 상기 N형 불순물이 인인 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  15. 제 12 항에 있어서, 상기 P형 불순물이 붕소인 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  16. 제 12 항에 있어서, 상기 제1 및 제2 섬형상 반도체영역들 각각이 규소를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  17. N채널형 박막트랜지스터와 P채널형 박막트랜지스터를 가지는 CMOS 트랜지스터를 제작하는 방법으로서,
    절연표면상에 반도체막을 형성하는 공정;
    상기 반도체막의 결정화를 촉진시키는 촉매를 상기 반도체막에 제공하는 공정;
    상기 반도체막을 결정화시키는 공정;
    결정화된 반도체막을 에칭하여, 적어도 제1 및 제2 결정성의 섬형상 반도체영역을 형성하는 공정;
    상기 제1 및 제2 섬형상 반도체영역들 각각을 덮는 게이트 절연막을 형성하는 공정;
    상기 제1 및 제2 섬형상 반도체영역들 각각의 위에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막을 각각 가지는 상기 제1 및 제2 섬형상 반도체영역들 각각의 위에, 각각 양극산화가능한 재료로 된 제1 및 제2 게이트전극을 형성하는 공정;
    상기 제1 및 제2 게이트전극들 각각을 첫번째로 양극산화시켜, 상기 제1 및 제2 게이트전극들 각각의 측면에 제1 양극산화막을 형성하는 공정;
    상기 제1 및 제2 게이트전극들 각각과 상기 제1 양극산화막을 마스크로 하여 상기 게이트 절연막의 노출된 부분을 선택적으로 제거하는 공정;
    상기 제1 및 제2 섬형상 반도체영역들 각각의 위의 상기 게이트 절연막의 다른 부분을 노출시키기 위해, 상기 게이트 절연막의 상기 노출된 부분을 선택적으로 제거한 후 상기 제1 양극산화막을 제거하는 공정;
    상기 제1 섬형상 반도체영역에 제1 소스 및 드레인영역을 형성하기 위해, N형 불순물을 도입시켜 상기 제1 섬형상 반도체영역에 제1 쌍의 영역을 형성하는 공정;
    상기 제1 섬형상 반도체영역에 엷게 도핑된 영역을 형성하기 위해, 상기 N형 불순물을 도입시켜 상기 제1 섬형상 반도체영역에 상기 제1 쌍의 영역에 인접한 제2 쌍의 영역을 형성하는 공정;
    상기 N형 불순물을 도입시켜 상기 제2 섬형상 반도체영역에 제3 쌍의 영역을 형성하는 공정;
    상기 N형 불순물을 도입시켜 상기 제2 섬형상 반도체영역에 상기 제3 쌍의 영역에 인접한 제4 쌍의 영역을 형성하는 공정;
    상기 제1 섬형상 반도체영역만을 레지스트로 마스킹하는 공정; 및
    상기 제2 섬형상 반도체영역의 제2 소스 및 드레인영역을 형성하기 위해, P형 불순물을 도입시켜 상기 제3 쌍의 영역의 도전형을 반전시키는 공정; 및
    제2 엷게 도핑된 드레인영역을 형성하기 위해, 상기 P형 불순물을 도입시켜 상기 제4 쌍의 영역의 도전형을 반전시킴으로써, 상기 제1 섬형상 반도체영역의 상기 N채널형 트랜지스터와 상기 제2 섬형상 반도체영역의 상기 P채널형 트랜지스터를 가지는 CMOS 트랜지스터를 형성하는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  18. 제 17 항에 있어서, 상기 제1 및 제2 게이트전극들 각각의 위에 제2 양극산화막을 형성하기 위해 상기 제1 및 제2 게이트전극들 각각을 두번째로 양극산화시키는 공정을 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  19. 제 17 항에 있어서, 상기 N형 불순물이 인인 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  20. 제 17 항에 있어서, 상기 P형 불순물이 붕소인 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  21. 제 17 항에 있어서, 상기 반도체막이 규소를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
  22. 제 17 항에 있어서, 상기 반도체막이 비정질인 것을 특징으로 하는 CMOS 트랜지스터 제작방법.
KR1019970072409A 1995-03-27 1997-12-23 박막트랜지스터제작방법 KR100265180B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970072409A KR100265180B1 (ko) 1995-03-27 1997-12-23 박막트랜지스터제작방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP9441095 1995-03-27
JP95-94410 1995-03-27
KR1019960007669A KR100265179B1 (ko) 1995-03-27 1996-03-21 반도체장치와 그의 제작방법
KR1019970072409A KR100265180B1 (ko) 1995-03-27 1997-12-23 박막트랜지스터제작방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019960007669A Division KR100265179B1 (ko) 1995-03-27 1996-03-21 반도체장치와 그의 제작방법

Publications (1)

Publication Number Publication Date
KR100265180B1 true KR100265180B1 (ko) 2000-10-02

Family

ID=26435687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970072409A KR100265180B1 (ko) 1995-03-27 1997-12-23 박막트랜지스터제작방법

Country Status (1)

Country Link
KR (1) KR100265180B1 (ko)

Similar Documents

Publication Publication Date Title
KR100265179B1 (ko) 반도체장치와 그의 제작방법
JP3539821B2 (ja) 半導体装置の作製方法
KR100197780B1 (ko) 트랜지스터 및 반도체 회로 제조 방법
JP2873660B2 (ja) 半導体集積回路の作製方法
KR100203982B1 (ko) 반도체장치 및 그의 제작방법
US6627487B2 (en) Semiconductor device and manufacturing method thereof
KR100453285B1 (ko) 액티브 매트릭스형 표시장치
US6346486B2 (en) Transistor device and method of forming the same
US20020168802A1 (en) SiGe/SOI CMOS and method of making the same
KR100376371B1 (ko) 반도체장치
KR100398897B1 (ko) 반도체장치제조방법
KR20020091815A (ko) 박막 트랜지스터 및 그 제조 방법
US6300659B1 (en) Thin-film transistor and fabrication method for same
JP3741741B2 (ja) 相補型集積回路の作製方法
JP3514891B2 (ja) 半導体装置およびその作製方法
KR0180573B1 (ko) 반도체 장치 및 그 제작방법
JP3374455B2 (ja) 薄膜トランジスタの製造方法
KR100265180B1 (ko) 박막트랜지스터제작방법
JP3134910B2 (ja) 半導体装置の作製方法および液晶ディスプレイ用集積回路の作製方法
JP3765936B2 (ja) 半導体装置の作製方法
JP3181901B2 (ja) 薄膜トランジスタ
JP3946690B2 (ja) インバータ回路の作製方法
JP3181817B2 (ja) 薄膜トランジスタ
JP2001250960A (ja) 半導体装置の作製方法
JP3765975B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060515

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee