KR100255658B1 - Manufacture method of storage electron pole having hsg silicon - Google Patents

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Abstract

PURPOSE: A manufacturing method of storage electrode with HSG(Hemi-Spherical Grain) silicon layer is provided to increase cell capacitance by enlarging HSG silicon layer size, and to reduce damage of storage electrode. CONSTITUTION: A flattening layer(12) is made on a semiconductor substrate(10) after forming a transistor. Etching the flattening layer(12), a contact hole is built. A conductive layer(14), and a buffer layer is molded by depositing and patterning a conductive material and an insulating material in the contact hole. A spacer(18) is formed on both sidewalls of the buffer layer and the conductive layer(14). Using SiH4 gas and Si2H6 gas in CVP(Chemical Vapor Deposition) equipment, an HSG(Hemi-Spherical Grain) silicon layer(20) is formed on the whole structure. Through etch back process, the HSG silicon layer(20) is removed only between the storage electrodes, and the buffer layer is removed by wet-etching method.

Description

HSG 실리콘층을 갖는 스토리지 전극 제조방법Storage electrode manufacturing method having HSG silicon layer

본 발명은 반도체 메모리 장치의 커패시터 제조방법에 관한 것으로, 특히 그 표면에 반구모양의 그레인(Hemi-Spherical Grain, 이하 HSG) 실리콘층을 갖는 스토리지 전극 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device, and more particularly, to a method of manufacturing a storage electrode having a hemispherical grain (HSG) silicon layer on its surface.

메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애요인이 된다. 이는 메모리 셀 커패시턴스가 감소됨에 따라 메모리 셀의 독출 능력이 저하되고, 소프트 에러율이 증가될 뿐만 아니라, 저전압에서의 소자동작이 어렵게 되기 때문이다. 따라서, 셀 커패시턴스의 감소는 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 하는 문제이다.The reduction in cell capacitance due to the reduction of the area of memory cells is a serious obstacle to the increase in the density of dynamic random access memory (DRAM). This is because as the memory cell capacitance is reduced, the readability of the memory cell is lowered, the soft error rate is increased, and device operation at low voltage becomes difficult. Therefore, the reduction of cell capacitance is a problem that must be solved for high integration of a semiconductor memory device.

최근에는 전극의 면적을 증가시키기 위해 3차원적 구조의 전극을 갖는 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다. 특히, 원통형 전극 구조는 원통의 외면뿐만 아니라 그 내면까지 유효커패시터의 영역으로 이용할 수 있기 때문에 고집적의 메모리 셀에 적합한 구조로 채택되고 있다.Recently, in order to increase the area of the electrode, a capacitor having an electrode having a three-dimensional structure has been proposed to increase the cell capacitance. In particular, since the cylindrical electrode structure can be used not only as the outer surface of the cylinder but also as the inner surface of the effective capacitor, it has been adopted as a structure suitable for highly integrated memory cells.

또한, 셀 커패시턴스를 증가시키는 한 방법으로, 전극의 표면에 HSG 실리콘층을 형성하는 공정이 개발된 바 있다. 이와 같이 HSG 실리콘층을 형성하면 용이하게 스토리지 전극 표면적을 증가시킬 수 있으며, 커패시턴스를 향상시킬 수 있다.In addition, as one method of increasing cell capacitance, a process of forming an HSG silicon layer on the surface of an electrode has been developed. Forming the HSG silicon layer in this way can easily increase the storage electrode surface area, it is possible to improve the capacitance.

제1도 내지 제4도는 종래기술에 따른 커패시터 제조공정을 설명하기 위해 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a capacitor manufacturing process according to the prior art.

제1도를 참조하면, 반도체 기판(1)상에 절연막 예컨대 제1 산화막(3)을 형성한 다음 패터닝하여 콘택홀을 형성한다. 이어서, 상기 결과물상에 다결정실리콘을 증착한 다음 패터닝하여 상기 콘택홀을 매립하는 제1 다결정실리콘층(5)을 형성한다. 상기 결과물상에 상기 다결정실리콘과 식각선택비를 갖는 절연막, 예컨대 제2 산화막(7)을 형성한 후, 사진공정 및 식각공정을 이용하여 패터닝한다.Referring to FIG. 1, an insulating film, for example, a first oxide film 3 is formed on a semiconductor substrate 1 and then patterned to form a contact hole. Subsequently, polysilicon is deposited on the resultant and then patterned to form a first polysilicon layer 5 filling the contact hole. After forming an insulating film having an etching selectivity with the polysilicon, for example, a second oxide film 7 on the resultant, it is patterned using a photo process and an etching process.

제2도를 참조하면, 제2 산화막(7)이 형성된 상기 결과물상에 다결정실리콘을 증착한 다음, 이방성식각을 실시하여 상기 제1 다결정실리콘층(5) 및 제1 산화막(7)의 측면에 다결정실리콘 스페이서(9)를 형성한다.Referring to FIG. 2, polycrystalline silicon is deposited on the resultant on which the second oxide film 7 is formed, and then anisotropic etching is performed to the side surfaces of the first polycrystalline silicon layer 5 and the first oxide film 7. The polysilicon spacer 9 is formed.

제3도를 참조하면, 상기 제2 산화막(7)을 제거한 다음, 상기 결과물상에 통상의 방법을 이용하여 HSG 실리콘층(11)을 형성한다.Referring to FIG. 3, the second oxide film 7 is removed, and then the HSG silicon layer 11 is formed on the resultant using a conventional method.

제4도를 참조하면 이웃한 스토리지 전극 사이에 형성된 상기 HSG 실리콘층(11)을 제거하여 원통형 구조의 커패시터를 완성한다.Referring to FIG. 4, the HSG silicon layer 11 formed between neighboring storage electrodes is removed to complete a capacitor having a cylindrical structure.

그러나, 이와 같은 종래의 HSG 실리콘층을 형성하는 공정은 다음과 같은 문제점 때문에 고집적 소자에 적용하는 데에 한계가 있다.However, such a conventional process of forming the HSG silicon layer has a limitation in applying it to a highly integrated device because of the following problems.

첫째, 적절한 도전성을 갖도록 하기 위한 HSG 실리콘층의 크기가 제한된다.First, the size of the HSG silicon layer is limited to ensure proper conductivity.

HSG 실리콘층은 도우프되지 않은 상태로 형성되기 때문에, 커패시터의 전극으로 사용되기 위해서는 HSG 실리콘층을 인(P) 등과 같은 불순물로 도우프시켜 주어야 한다. 이를 위하여 통상적으로, 불순물이 도우프된 다결정실리콘을 증착하고, 그 위에 HSG 실리콘층을 증착한 후, 하부의 다결정실리콘층으로부터 HSG 실리콘층으로의 불순물의 확산을 유도하여 HSG 실리콘층을 도우프시킨다. 따라서, HSG 실리콘층을 스토리지 전극에 사용하는 커패시터에서, 셀 커패시턴스는 HSG 실리콘층의 도핑농도와 밀접한 관계가 있으며, HSG 실리콘층의 도핑농도가 높을수록 셀 커패시턴스는 증가한다. 그러나, 원통형 커패시터의 경우 스토리지 전극의 내면과 외면에 HSG 실리콘층이 형성되므로 HSG 실리콘층을 크게 형성하게 되면, HSG 실리콘층을 충분히 도우프시키지 못하게 된다. 따라서, 적절한 도전성을 가질 수 있도록 하기 위해서는 HSG 실리콘층의 크기가 제한될 수 밖에 없다.Since the HSG silicon layer is formed in an undoped state, the HSG silicon layer must be doped with impurities such as phosphorus (P) in order to be used as an electrode of a capacitor. For this purpose, a polycrystalline silicon doped with impurities is deposited, an HSG silicon layer is deposited thereon, and the HSG silicon layer is doped by inducing diffusion of impurities from the lower polysilicon layer into the HSG silicon layer. . Therefore, in the capacitor using the HSG silicon layer as the storage electrode, the cell capacitance is closely related to the doping concentration of the HSG silicon layer, and the higher the doping concentration of the HSG silicon layer is, the higher the cell capacitance is. However, in the case of the cylindrical capacitor, since the HSG silicon layer is formed on the inner surface and the outer surface of the storage electrode, when the HSG silicon layer is formed large, the HSG silicon layer may not be sufficiently doped. Therefore, in order to have appropriate conductivity, the size of the HSG silicon layer is inevitably limited.

둘째, 원통형 스토리지 전극이 손상된다.Second, the cylindrical storage electrode is damaged.

통상의 HSG 실리콘층 형성방법에 따르면, 이웃한 스토리지 전극 사이에 HSG 실리콘층에 의한 브리지(bridge)가 형성된다. 이러한 브리지는 각 셀의 독립적인 동작을 보장하기 위해 제거되어야 하며, HSG 실리콘층에 대한 에치백 공정으로 제거된다. 그러나, 에치백 공정시 원통형 스토리지 전극이 손상되어 유효 표면적이 감소된다.According to the conventional HSG silicon layer formation method, a bridge by an HSG silicon layer is formed between adjacent storage electrodes. These bridges must be removed to ensure each cell's independent operation and are removed by an etch back process on the HSG silicon layer. However, the cylindrical storage electrode is damaged during the etch back process to reduce the effective surface area.

본 발명이 이루고자 하는 기술적 과제는, 도우핑 가능한 HSG 실리콘층의 크기를 크게하여 셀 커패시턴스를 증가시킬 수 있는 스토리지 전극 제조방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a storage electrode that can increase the cell capacitance by increasing the size of the dopeable HSG silicon layer.

본 발명이 이루고자 하는 다른 기술적 과제는 HSG 실리콘층 에치백시 스토리지 전극 손상을 최소화할 수 있는 스토리지 전극 제조방법을 제공하는 것이다.Another object of the present invention is to provide a storage electrode manufacturing method capable of minimizing storage electrode damage during etch back of an HSG silicon layer.

제1도 내지 제4도는 종래기술에 따른 커패시터 제조공정을 설명하기 위해 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a capacitor manufacturing process according to the prior art.

제5도 내지 제8도는 본 발명에 따른 커패시터 제조공정의 일 실시예를 보여주는 단면도들이다.5 to 8 are cross-sectional views showing one embodiment of a capacitor manufacturing process according to the present invention.

상기 과제 및 다른 과제를 달성하기 위한 본 발명에 따른 스토리지 전극 제조방법은, 반도체 기판상에, 스토리지 전극으로 사용될 도전층을 형성하고, 상기 도전층상에 버퍼층을 형성한다. 다음, 상기 버퍼층과 도전층을 패터닝하고, 그 측벽에 도전물 스페이서를 형성하여 상기 도전층과 상기 스페이서로 구성된 원통형의 스토리지 전극을 형성한다. 스토리지 전극이 형성된 상기 결과물상에 HSG 실리콘층을 형성하고, HSG 실리콘층이 형성된 상기 결과물에 대한 에치백 공정을 진행하여, 이웃한 스토리지 전극 사이의 노출된 평탄화층 표면에 형성되어 브리지를 유발하는 HSG 실리콘층을 제거한 후, 상기 버퍼층을 제거한다.In the storage electrode manufacturing method according to the present invention for achieving the above and other problems, a conductive layer to be used as a storage electrode on a semiconductor substrate, and a buffer layer on the conductive layer. Next, the buffer layer and the conductive layer are patterned, and conductive spacers are formed on sidewalls of the buffer layer to form a cylindrical storage electrode including the conductive layer and the spacers. An HSG silicon layer is formed on the resultant storage electrode, and the HSG silicon layer is etched back to the resultant product, and the HSG is formed on the exposed planarization layer surface between neighboring storage electrodes to cause a bridge. After removing the silicon layer, the buffer layer is removed.

이와 같이, 버퍼층이 제거되지 않은 상태에서 HSG 실리콘층이 형성되므로, 원통형 스토리지 전극의 외벽에만 HSG 실리콘층이 형성된다. 따라서, 종래에 비해 HSG 실리콘층을 크게 형성하더라도 HSG 실리콘층이 충분히 도우핑될 수 있다. 또한, 이웃한 스토리지 전극 사이에 형성된 HSG 실리콘층을 제거시키는 공정에서 상기 버퍼층이 보호막으로 작용하여 원통형 스토리지 전극이 손상되는 것을 최소화할 수 있다.As such, since the HSG silicon layer is formed without removing the buffer layer, the HSG silicon layer is formed only on the outer wall of the cylindrical storage electrode. Therefore, the HSG silicon layer can be sufficiently doped even if the HSG silicon layer is formed larger than in the related art. In addition, in the process of removing the HSG silicon layer formed between neighboring storage electrodes, the buffer layer may act as a protective layer to minimize damage to the cylindrical storage electrode.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 도면에서 동일참조부호는 동일부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, the thicknesses of the various films and regions are highlighted for clarity. Like reference numerals in the drawings denote like elements.

제1도는 도전층(14)과 버퍼층(16)을 형성하는 단계를 나타낸다.1 shows the steps of forming the conductive layer 14 and the buffer layer 16.

반도체 기판(10)에 트랜지스터(도시되지 않음)를 형성하고, 상기 트랜지스터에 의해 표면에 단차가 발생된 반도체 기판(10)을 평탄화시킬 목적으로 평탄화층(12)을 형성한다. 상기 평탄화층(12)을 부분적으로 식각하여 스토리지 전극을 트랜지스터의 소오스(도시되지 않음)와 접촉시키기 위한 콘택홀을 형성한다. 다음에, 콘택홀이 형성된 상기 결과물상에 도전물 및 절연물을 차례로 증착한 다음 사진식각공정을 이용하여 패터닝함으로써 스토리지 전극으로 사용될 도전층(14) 및 버퍼층(16)을 형성한다.A transistor (not shown) is formed on the semiconductor substrate 10, and the planarization layer 12 is formed for the purpose of planarizing the semiconductor substrate 10 having a step generated on the surface by the transistor. The planarization layer 12 is partially etched to form a contact hole for contacting the storage electrode with a source (not shown) of the transistor. Next, a conductive material and an insulating material are sequentially deposited on the resultant formed contact hole, and then patterned using a photolithography process to form a conductive layer 14 and a buffer layer 16 to be used as storage electrodes.

상기 도전층(14)은 스토리지 전극의 바닥부를 구성하며, 상기 콘택홀을 채우고 상기 평탄화층(12)의 상부에 일정한 두께를 갖도록 형성한다. 상기 도전층(14)은 예컨대, 인(P), 비소(As), 주석(Sn)과 같은 N형의 불순물이 도우프된 다결정실리콘을 증착하여 형성한다.The conductive layer 14 forms a bottom portion of the storage electrode, and fills the contact hole and is formed to have a predetermined thickness on the planarization layer 12. The conductive layer 14 is formed by depositing polycrystalline silicon doped with N-type impurities such as phosphorus (P), arsenic (As), and tin (Sn), for example.

상기 버퍼층(16)은 상기 도전층(14)보다 식각률이 낮은 물질로 형성하는 것이 바람직하다. 예를 들어, 상기 도전층(14)이 다결정실리콘으로 형성될 경우, 상기 버퍼층(16)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화물과 실리콘 질화물이 적층되어 형성될 수 있다.The buffer layer 16 may be formed of a material having an etching rate lower than that of the conductive layer 14. For example, when the conductive layer 14 is formed of polycrystalline silicon, the buffer layer 16 may be formed by stacking silicon oxide, silicon nitride, or silicon oxide and silicon nitride.

제2도는 스페이서(18)를 형성하는 단계를 나타낸다.2 shows a step of forming the spacer 18.

버퍼층(16)이 형성된 결과물 전면에 도전물을 증착한 후 이를 에치백하여, 상기 버퍼층(16)과 도전층(14)의 측벽에 스페이서(18)를 형성한다. 상기 스페이서(18)는 원통형 스토리지 전극의 측벽부에 해당되며, 이로써, 도전층(14)과 스페이서(18)를 구비한 원통형 스토리지 전극(19)이 완성된다.The conductive material is deposited on the entire surface of the resultant material on which the buffer layer 16 is formed, and then etched back to form spacers 18 on sidewalls of the buffer layer 16 and the conductive layer 14. The spacer 18 corresponds to the sidewall portion of the cylindrical storage electrode, thereby completing the cylindrical storage electrode 19 having the conductive layer 14 and the spacer 18.

상기 스페이서(18)는 상기 도전층(14)과 동일한 물질, 예를 들면 불순물이 도우프된 다결정실리콘으로 형성하는 것이 바람직하다.The spacer 18 is preferably formed of the same material as the conductive layer 14, for example, polycrystalline silicon doped with impurities.

제3도는 HSG 실리콘층(20)을 형성하는 단계를 나타낸다.3 illustrates forming HSG silicon layer 20.

스페이서(18)가 형성된 결과물 전면에 통상적인 방법을 사용하여 HSG 실리콘층(20)을 형성한다.The HSG silicon layer 20 is formed using conventional methods on the entire surface of the resultant in which the spacers 18 are formed.

상기 HSG 실리콘층(20)은 실란(SiH4) 및 디실란(Si2H6) 가스를 이용하여 화학 기상 증착(Chemical Vapor Deposition) 설비에서 형성할 수 있다. 상기 HSG 실리콘층(20)의 높이는 300∼800Å 정도인 것이 바람직하다.The HSG silicon layer 20 may be formed in a chemical vapor deposition facility using silane (SiH 4 ) and disilane (Si 2 H 6 ) gases. It is preferable that the height of the said HSG silicon layer 20 is about 300-800 GPa.

도시된 바와 같이 본 발명에 따르면, 원통형 스토리지 전극(19)의 내부가 버퍼층(16)으로 채워진 상태에서 HSG 실리콘층(20)이 형성된다. 따라서, 상기 HSG 실리콘층(20)은 원통형 스토리지 전극(19)의 내부에는 형성되지 않고 외벽 즉, 스페이서(18)의 외벽에만 형성된다.As shown, according to the present invention, the HSG silicon layer 20 is formed with the inside of the cylindrical storage electrode 19 filled with the buffer layer 16. Accordingly, the HSG silicon layer 20 is not formed inside the cylindrical storage electrode 19 but is formed only on the outer wall, that is, the outer wall of the spacer 18.

상기 HSG 실리콘층(20)은, 스페이서(18)의 외벽 뿐만 아니라, 버퍼층(16)의 표면과 이웃한 스토리지 전극(19) 사이의 노출된 평탄화층(12) 표면에 형성된다.The HSG silicon layer 20 is formed not only on the outer wall of the spacer 18, but also on the exposed planarization layer 12 surface between the surface of the buffer layer 16 and the neighboring storage electrode 19.

제4도는 이웃한 스토리지 전극(19) 사이에 형성된 HSG 실리콘층(20)과 버퍼층(16)을 제거하는 단계를 나타낸다.4 illustrates removing the HSG silicon layer 20 and the buffer layer 16 formed between neighboring storage electrodes 19.

HSG 실리콘층(20)이 형성된 결과물에 대한 에치백 공정을 수행하여, 이웃한 스토리지 전극(19) 사이에 형성되어 있는 HSG 실리콘층(20)을 제거함으로써 브리지 발생을 방지한다. 다음, 상기 버퍼층(16)을 통상의 방법, 예컨대 습식식각으로 제거한다. 이에 의해, 스페이서(18)의 외벽에 형성된 HSG 실리콘층(20)만이 잔존하게 된다.An etch back process is performed on the resultant product on which the HSG silicon layer 20 is formed, thereby removing the HSG silicon layer 20 formed between the neighboring storage electrodes 19, thereby preventing bridge generation. Next, the buffer layer 16 is removed by a conventional method such as wet etching. As a result, only the HSG silicon layer 20 formed on the outer wall of the spacer 18 remains.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

언급된 바와 같이 본 발명에 따르면, 버퍼층(16)이 제거되지 않은 상태에서 HSG 실리콘층(20)이 형성되므로, 원통형 스토리지 전극(19)의 외벽에만 HSG 실리콘층(20)이 형성된다. 따라서, 종래에 비해 HSG 실리콘층의 크기를 크게 하더라도 HSG 실리콘층(20)이 충분히 도우핑되어 적절한 도전성을 가질 수 있다.As mentioned, according to the present invention, since the HSG silicon layer 20 is formed without the buffer layer 16 being removed, the HSG silicon layer 20 is formed only on the outer wall of the cylindrical storage electrode 19. Therefore, even if the size of the HSG silicon layer is larger than in the related art, the HSG silicon layer 20 may be sufficiently doped to have proper conductivity.

또한, 이웃한 스토리지 전극 사이에 형성된 HSG 실리콘층을 제거시키는 공정에서 상기 버퍼층이 보호막으로 작용하여 원통형 스토리지 전극이 손상되는 것을 최소화할 수 있다.In addition, in the process of removing the HSG silicon layer formed between neighboring storage electrodes, the buffer layer may act as a protective layer to minimize damage to the cylindrical storage electrode.

Claims (6)

반도체 기판의 일면에, 스토리지 전극으로 사용될 도전층을 형성하는 단계; 상기 도전층상에 버퍼층을 형성하는 단계; 상기 버퍼층과 도전층을 패터닝하는 단계; 상기 패터닝된 버퍼층과 도전층의 측벽에 도전물 스페이서를 형성하여 상기 패터닝된 도전층과 상기 스페이서로 구성된 스토리지 전극을 형성하는 단계; 스토리지 전극이 형성된 상기 결과물상에 HSG 실리콘층을 형성하는 단계; HSG 실리콘층이 형성된 상기 결과물에 대한 에치백 공정을 진행하여, 이웃한 스토리지 전극 사이의 노출된 평탄화층 표면에 형성된 HSG 실리콘층을 제거하는 단계; 및 상기 패터닝된 버퍼층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법.Forming a conductive layer on one surface of the semiconductor substrate to be used as a storage electrode; Forming a buffer layer on the conductive layer; Patterning the buffer layer and the conductive layer; Forming a conductive spacer on sidewalls of the patterned buffer layer and the conductive layer to form a storage electrode including the patterned conductive layer and the spacer; Forming an HSG silicon layer on the resultant formed storage electrode; Performing an etch back process on the resultant HSG silicon layer to remove the HSG silicon layer formed on the exposed planarization layer surface between neighboring storage electrodes; And removing the patterned buffer layer. 제1항에 있어서, 상기 버퍼층은 실리콘산화막, 실리콘질화막, 및 실리콘산화막과 실리콘질화막의 적층막으로 이루어진 그룹에서 선택된 어느 하나의 막으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법.The method of claim 1, wherein the buffer layer is formed of any one selected from the group consisting of a silicon oxide film, a silicon nitride film, and a laminated film of a silicon oxide film and a silicon nitride film. 제1항에 있어서, 도전층을 형성하는 상기 단계 전, 반도체 기판상에 평탄화층을 형성하는 단계; 및 상기 평탄화층을 부분적으로 식각하여 콘택홀을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법.The method of claim 1, further comprising: forming a planarization layer on the semiconductor substrate before the step of forming the conductive layer; And forming a contact hole by partially etching the planarization layer. 제1항에 있어서, 상기 도전층은 불순물이 도우프된 다결정실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법.The method of claim 1, wherein the conductive layer is formed of polycrystalline silicon doped with impurities. 제4항에 있어서, 상기 불순물은 인(P), 비소(As) 및 주석(Sn)으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법.The method of claim 4, wherein the impurity is any one selected from the group consisting of phosphorus (P), arsenic (As), and tin (Sn). 제1항에 있어서, 상기 HSG 실리콘층은 300∼800Å의 높이로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법.The method of claim 1, wherein the HSG silicon layer is formed to a height of 300 to 800 GHz.
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